工业控制硬件工程师
工业控制硬件工程师
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ASIC硬件工程师
教育背景
西安电子科技大学
211双一流
微电子科学与工程 本科
西安2017年9月 - 2021年6月
相关课程：数字集成电路设计、Verilog HDL、半导体器件物理。
技能
Verilog/SystemVerilog
UVM验证方法学
数字前端设计
低功耗设计
时序分析与收敛
Python/Tcl脚本
荣誉奖项
国家奖学金
集创赛西北赛区一等奖
志愿服务经历
专业课程朋辈导师
学院学业帮扶中心
西安2019年3月 - 2020年12月
- 为低年级学生讲解Verilog与数字电路设计，累计授课20余课时。
课外活动
集成电路设计创新实验室
集成电路设计创新实验室/学生负责人
西安2019年9月 - 2021年6月
- 带队完成FPGA图像处理加速项目，获校级科创竞赛二等奖。
个人总结
3年ASIC数字前端设计与验证经验，熟悉Verilog/SystemVerilog及UVM验证方法学，主导过28nm通信芯片模块设计。擅长低功耗设计与时序收敛，曾将模块功耗降低18%，一次流片成功。具备扎实的脚本自动化能力，能高效支撑芯片开发与验证闭环。
工作经历
上海芯远微电子有限公司
上海
集成电路设计通信芯片
ASIC数字前端设计工程师
2022年8月 - 至今
Verilog低功耗设计
- 负责28nm通信芯片基带模块RTL设计与综合，完成时序收敛并一次流片成功。
- 主导模块低功耗方案优化，动态功耗降低18%，获部门季度技术奖。
- 协同后端团队优化约束与布局规划，关键路径裕量提升12%，缩短签核周期。
西安华芯集成电路有限公司
西安
半导体芯片验证
数字验证工程师（实习）
2021年7月 - 2022年7月
UVMSystemVerilog
- 参与SoC模块验证平台搭建，覆盖率提升至98%以上，修复20余个功能缺陷。
- 编写Python自动化回归脚本，将回归测试周期由3天缩短至8小时，提升验证效率。
项目经验
28nm通信芯片基带模块设计
2023年3月 - 2024年8月
数字前端设计工程师
- 负责基带数据通路模块RTL设计与综合，完成时序收敛并达成28nm工艺签核要求。
- 联合后端团队优化布局布线约束，关键路径裕量提升12%，一次流片成功。
SoC模块UVM验证平台搭建
2022年5月 - 2023年2月
验证工程师
- 搭建基于UVM的模块级验证平台，覆盖率达98%以上，发现并修复20余个功能缺陷。
- 编写Python自动化回归脚本，将回归测试周期由3天压缩至8小时。
主要成就
28nm芯片一次流片成功
主导28nm通信芯片基带模块前端设计，一次流片成功，回片良率超预期。
验证回归效率提升70%
搭建UVM验证平台使模块回归测试周期由3天缩短至8小时，效率提升约70%。
模块功耗降低18%
推动低功耗设计方案落地，模块动态功耗降低18%，获部门季度技术奖。
语言能力
英语（CET-6）可作为工作语言，熟练阅读英文技术文档
证书与认证
集成电路设计工程师（中级） - 工业和信息化部
2023年6月
证明集成电路设计与验证专业能力。
电子设计工程师（EDA应用） - 中国电子学会
2022年12月
证明数字电路设计与仿真实务水平。
其他信息
到岗时间:
可接受短期出差与项目驻场，一个月内到岗。
GitHub:
个人技术笔记与脚本工具集。
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