高级模拟版图设计工程师
高级模拟版图设计工程师
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模拟版图设计工程师
教育背景
西安电子科技大学
211双一流
微电子学与固体电子学 硕士
西安2017年9月 - 2020年6月
研究方向：模拟集成电路版图设计与可靠性；核心课程：模拟集成电路设计、半导体器件物理。
杭州电子科技大学
省重点
电子信息工程 本科
杭州2013年9月 - 2017年6月
相关课程：模拟电子技术、集成电路原理、半导体物理。
技能
Cadence Virtuoso 版图设计
Calibre DRC/LVS/ERC 验证
匹配与寄生优化
0.18um/55nm/40nm CMOS 工艺
BCD 高压工艺版图
Linux 脚本与版图自动化
荣誉奖项
校级优秀毕业生
全国大学生集成电路创新创业大赛二等奖
个人总结
4年模拟版图设计经验，熟悉0.18um至40nm CMOS及BCD工艺，独立完成LDO、Bandgap、ADC等模块版图设计。熟练使用Virtuoso、Calibre，DRC/LVS/ERC一次通过率高，累计参与3次流片并全部量产。注重匹配与寄生优化，能与电路设计团队高效协同。
工作经历
上海芯源微电子有限公司
上海
模拟IC设计Fabless
模拟版图设计工程师
2022年9月 - 至今
模拟版图BCD工艺
- 负责LDO、Bandgap、基准电流源等模块版图设计，累计交付12个模块，DRC/LVS一次通过率95%。
- 优化关键器件匹配与走线寄生，将Bandgap温漂偏差降低约30%，支撑产品通过量产验证。
- 参与40nm BCD工艺流片2次，配合电路工程师完成问题定位与改版，流片周期缩短约2周。
苏州华芯集成电路有限公司
苏州
电源管理IC集成电路
版图设计工程师
2020年7月 - 2022年8月
CMOS版图物理验证
- 完成0.18um CMOS电源管理芯片版图设计，独立负责5个模块，按期交付率100%。
- 使用Calibre完成DRC/LVS/ERC验证并修复问题，验证迭代次数由平均4次降至2次。
- 整理版图设计规范与检查清单，被团队采纳为标准流程，新人上手周期缩短约1周。
项目经验
12位SAR ADC 版图设计
2023年4月 - 2023年12月
版图设计负责人
- 负责采样电容阵列与比较器版图设计，采用共质心与对称布线，INL/DNL满足指标要求。
- 优化电源与地线布局降低耦合噪声，后仿有效位数提升约0.8位，一次流片成功。
高压LDO 版图设计与流片
2021年5月 - 2021年12月
版图设计工程师
- 完成55nm BCD工艺高压LDO版图，处理高压器件间距与闩锁防护，通过ESD与Latch-up检查。
- 配合完成流片与测试，输出电流能力达设计指标，量产良率稳定在98%以上。
其他信息
到岗时间:
在职，确认录用后一个月内到岗，可接受短期出差。
语言与工具:
CET-6；熟练使用Virtuoso、Calibre、HSPICE，熟悉Linux常用命令。
证书与认证
集成电路版图设计工程师（中级） - 工业和信息化部教育与考试中心
2022年9月
证明模拟版图设计与物理验证专业能力。
大学英语六级（CET-6） - 教育部教育考试院
2016年12月
具备英文技术文档阅读能力。
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