数字电路设计专家
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集成电路设计师
教育背景
西安电子科技大学
211双一流
微电子学与固体电子学 硕士
西安2018年9月 - 2021年6月
研究方向：低功耗数字集成电路设计；主修数字IC设计、半导体器件物理、VLSI系统设计。
电子科技大学
985211双一流
电子科学与技术 本科
成都2014年9月 - 2018年6月
主修模拟电子技术、数字电路、信号与系统，专业排名前10%。
技能
Verilog/SystemVerilog
VCS/Verdi仿真验证
Design Compiler综合
PrimeTime时序分析
低功耗设计（UPF）
SpyGlass/CDC检查
荣誉奖项
中国研究生创芯大赛二等奖
校级优秀毕业生
个人总结
5年数字集成电路设计经验，专注低功耗SoC与高速接口IP前端设计，主导28nm/14nm工艺节点芯片从RTL到GDS全流程交付。熟练使用Verilog/SystemVerilog、VCS、DC、PrimeTime与SpyGlass，具备时序收敛、功耗优化与流片量产经验。已参与3次成功流片，其中2款芯片实现量产。
工作经历
上海芯驰半导体科技有限公司
上海
芯片设计车规级SoC
数字集成电路设计工程师
2021年7月 - 至今
低功耗设计SoC前端
- 负责车规MCU芯片时钟复位与低功耗模块前端设计，完成RTL编码与UPF低功耗方案，芯片动态功耗降低18%。
- 主导28nm工艺节点时序收敛，修复跨时钟域问题30余处，一次流片成功并通过AEC-Q100认证。
- 搭建模块级UVM验证环境，覆盖率提升至96%，回归测试周期由5天缩短至2天。
西安微电子技术研究所
西安
科研院所集成电路
集成电路设计实习生
2020年7月 - 2021年6月
SerDes形式验证
- 参与高速SerDes接口IP的RTL设计与综合，支持10Gbps传输，眼图裕量提升12%。
- 完成模块级形式验证与CDC检查，定位并修复潜在亚稳态风险15处，流片前零重大缺陷。
项目经验
14nm车规级MCU低功耗子系统设计
2023年3月 - 2024年8月
前端设计负责人
- 主导电源管理域划分与UPF低功耗策略制定，实现多电压域动态切换，待机功耗降低35%。
- 完成RTL到网表全流程交付，面积优化8%，时序签核全部通过，支撑芯片按期量产。
28nm高速接口IP集成与验证
2022年1月 - 2022年12月
数字设计工程师
- 负责DDR PHY数字控制逻辑集成，完成时序约束编写与PrimeTime签核，建立时间裕量达0.15ns。
- 联合验证团队完成系统级联调，接口误码率低于1E-12，满足量产测试要求。
研究经历
低功耗近似计算乘法器架构研究/研究助理
西安
微电子学院
2019年3月 - 2021年3月
- 提出基于截断补偿的近似乘法器结构，在误差可控前提下功耗降低22%、面积减少15%。
- 基于SMIC 40nm工艺完成综合与仿真验证，成果发表于中文核心期刊1篇。
主要成就
三次流片一次成功
主导或参与3颗芯片流片，其中2颗已量产，流片成功率100%。
功耗优化显著
通过UPF低功耗方案累计降低芯片功耗18%-35%，优于项目目标。
竞赛获奖
获中国研究生创芯大赛全国二等奖，方案被团队沿用。
证书与认证
集成电路设计工程师（中级） - 工业和信息化部教育与考试中心
2022年11月
证明数字集成电路设计专业能力。
大学英语六级（CET-6） - 教育部考试中心
2016年12月
具备英文技术文档阅读与撰写能力。
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