集成电路设计工程师简历模板

• 负责低功耗SoC中CPU子系统与总线互联的RTL设计，完成模块面积优化12%，功耗降低约9%。
• 主导28nm芯片前端时序收敛，修复关键路径违例30余处，一次流片成功并提前2周交付。
• 搭建基于UVM的模块级验证环境，前后端联调问题回归效率提升约30%。

• 参与高速接口SerDes收发链路的数字部分设计，完成RTL编码与仿真，覆盖率达98%。
• 配合后端完成40nm芯片时序签核，面积与功耗均满足规格要求，项目按期流片。

• 负责时钟管理与电源域划分方案设计，支持多级休眠模式，待机功耗降低约25%。
• 完成RTL综合与时序收敛，芯片一次流片成功，量产良率稳定在95%以上。

• 完成发送端编码与均衡模块的RTL设计，误码率指标优于规格要求约20%。
• 协同验证团队完成覆盖率收敛，模块级功能覆盖率达到98%。

研究方向为低功耗数字集成电路设计，主修数字IC设计、半导体器件物理等课程。

主修模拟电子技术、数字电路与Verilog HDL设计，GPA专业前15%。