电路设计研究员
电路设计研究员
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ASIC电路设计工程师
个人总结
6年ASIC数字前端设计经验，专注低功耗SoC与高速接口IP的RTL设计与验证，熟悉Verilog/SystemVerilog及UVM方法学。主导多款28nm/14nm芯片模块设计，量产良率稳定。具备扎实的时序收敛与功耗优化能力，善于跨部门协作推动项目按期流片。
工作经历
上海
上海芯驰半导体有限公司
车规芯片Fabless
ASIC设计工程师
RTL设计SoC集成
2022年9月 - 至今
- 负责车规级MCU中以太网MAC模块RTL设计与集成，完成时序收敛，模块一次流片成功。
- 主导低功耗方案设计，通过时钟门控与电源域划分，使模块动态功耗降低28%。
- 搭建UVM验证平台并指导2名初级工程师，回归覆盖率由82%提升至97%。
上海
联芯科技有限公司
通信芯片集成电路
数字IC设计工程师
数字前端DDR控制器
2020年7月 - 2022年8月
- 参与28nm基带芯片中DDR控制器数字部分设计，完成功能验证并支持后端时序修复。
- 优化AXI总线仲裁逻辑，将高负载场景下访问延迟降低15%，提升系统吞吐。
- 编写设计规范与评审文档，推动团队代码规范落地，设计缺陷率下降20%。
项目经验
2024年3月 - 2024年5月
14nm低功耗AIoT SoC芯片项目 - 数字设计负责人
- 负责芯片内低功耗域架构设计与RTL实现，采用多电压域与DVFS策略，待机功耗降低35%。
- 主导时钟树综合前的时序分析，修复200余条关键路径，确保一次流片时序收敛。
2022年12月 - 2023年2月
高速SerDes接口IP集成项目 - ASIC设计工程师
- 完成PCIe Gen3 PHY数字控制逻辑集成与验证，误码率低于1e-12，通过系统联调。
- 优化接口功耗管理状态机，使链路空闲功耗降低22%，满足客户规格要求。
教育背景
南京
东南大学
985211双一流
集成电路工程 硕士
2019年8月 - 2021年5月
研究方向：数字集成电路设计；核心课程：VLSI设计、半导体器件、硬件描述语言。
西安
西安电子科技大学
211双一流
微电子学 本科
2016年8月 - 2020年5月
主修课程：模拟电路、数字电路、信号与系统；GPA 3.6/4.0。
技能
Verilog/SystemVerilog
UVM验证方法学
低功耗设计（UPF/CPF）
时序分析与约束（SDC）
脚本语言（Python/Tcl）
SoC架构与总线协议（AXI/AHB）
证书与认证
集成电路设计工程师（中级） - 工业和信息化部教育与考试中心
2020年9月
证明数字集成电路设计专业能力。
CET-6 - 全国大学英语四六级考试委员会
2013年12月
具备英文技术文档阅读与写作能力。
主要成就
公司年度优秀员工
2022年因AIoT SoC项目一次流片成功获评公司年度优秀员工。
全国集成电路设计大赛二等奖
2017年研究生期间获全国集成电路设计大赛二等奖。
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