ASIC电路设计工程师
ASIC电路设计工程师
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ic电路设计工程师
教育背景
西安电子科技大学
211双一流
微电子学与固体电子学 硕士
西安2018年9月 - 2021年6月
研究方向：数字集成电路设计；主修课程：CMOS模拟电路、数字VLSI设计、半导体器件物理。
电子科技大学
985211双一流
电子科学与技术 本科
成都2014年9月 - 2018年6月
主修课程：模拟电子技术、数字电路、信号与系统。
技能
Verilog/SystemVerilog
VCS/Verdi仿真验证
Design Compiler综合
PrimeTime时序分析
低功耗设计（UPF）
Python/Tcl脚本
荣誉奖项
研究生国家奖学金
全国大学生集成电路创新创业大赛二等奖
个人总结
5年数字IC前端设计经验，主导28nm/14nm工艺节点SoC模块设计与流片，熟悉低功耗设计与时序收敛全流程。熟练使用Verilog/SystemVerilog、VCS、DC、PT等工具，具备从RTL到GDSII的完整交付能力。累计参与3次流片，量产良率稳定在95%以上。
工作经历
上海芯源微电子有限公司
上海
芯片设计Fabless
数字IC设计工程师
2022年7月 - 至今
RTL设计低功耗设计
- 负责28nm SoC中USB3.0控制器模块RTL设计与集成，完成3轮迭代并一次通过功能评审。
- 主导模块低功耗方案落地，采用时钟门控与电源域划分，使模块动态功耗降低约22%。
- 配合后端完成时序收敛，修复关键路径违例40余处，保障项目按期流片。
西安华芯集成电路设计有限公司
西安
集成电路SoC设计
IC设计工程师
2021年7月 - 2022年6月
Verilog仿真验证
- 参与14nm图像处理SoC的DDR控制器RTL开发，独立完成读写通路设计与仿真验证。
- 编写自动化回归脚本，将模块回归测试时间从6小时缩短至1.5小时，提升验证效率。
项目经验
28nm低功耗物联网SoC芯片项目
2023年3月 - 2024年10月
数字前端设计负责人
- 负责时钟复位子系统与总线互联模块设计，完成跨时钟域处理方案并通过CDC检查。
- 主导综合与时序签核，将WNS从-0.35ns收敛至+0.08ns，项目按期完成流片。
14nm图像处理SoC DDR控制器项目
2021年8月 - 2022年5月
RTL设计工程师
- 完成DDR4控制器读写通路的RTL实现与功能验证，覆盖率达成100%。
- 优化数据通路流水线结构，使接口吞吐率提升约15%。
主要成就
3次流片全部一次成功
作为核心设计成员完成3次成功流片，其中28nm项目量产良率稳定在95%以上。
低功耗方案团队推广
提出时钟门控优化方案并在团队内推广，单模块动态功耗平均降低约20%。
验证效率显著提升
搭建模块级自动化回归流程，验证周期缩短约75%，被团队沿用至今。
证书与认证
集成电路工程技术人员（中级） - 工业和信息化部
2023年6月
证明集成电路设计与工艺综合能力。
数字集成电路设计工程师认证 - 中国半导体行业协会
2022年12月
证明数字IC设计与验证专业水平。
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