集成电路验证工程师
集成电路验证工程师
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汽车电子芯片设计工程师
个人总结
6年车规级芯片数字前端与SoC设计经验，主导过车身域MCU和车载以太网PHY的RTL设计与流片验证，熟悉ISO 26262功能安全与AEC-Q100车规流程。熟练使用Verilog/SystemVerilog、UVM验证方法学及DC/PT/Formality工具链，具备从架构定义到量产导入的完整闭环能力。曾将关键模块功耗降低28%，一次流片成功率100%。
工作经历
上海芯驰半导体科技有限公司
上海
车规芯片Fabless
高级数字IC设计工程师
2022年9月 - 至今
数字前端设计功能安全
- 负责车身域控制MCU的CPU子系统与总线互联RTL设计，主导时钟复位架构重构，模块面积缩减15%。
- 牵头ISO 26262 ASIL-B功能安全机制开发，完成安全诊断覆盖率提升至92%，支撑项目通过TÜV认证。
- 协同后端团队完成28nm工艺时序收敛，关键路径建立时间余量提升0.12ns，一次流片成功。
联发科（上海）有限公司
上海
SoC设计车载电子
数字IC设计工程师
2020年7月 - 2022年8月
RTL设计UVM验证
- 参与车载信息娱乐SoC的显示子系统RTL开发与集成，完成3个IP模块的接口适配与仿真验证。
- 搭建UVM验证平台，将模块级功能覆盖率从78%提升至96%，回归测试周期缩短30%。
项目经验
车载以太网100BASE-T1 PHY数字部分设计
2024年3月 - 2024年5月
数字设计负责人
- 主导PHY数字控制逻辑与PCS层RTL设计，完成与模拟团队的混合信号接口联调，误码率优于标准要求。
- 优化低功耗状态机设计，休眠模式功耗降低至8mW，满足整车低功耗唤醒需求。
车规级CAN FD控制器IP开发
2022年12月 - 2023年2月
核心设计工程师
- 完成CAN FD协议引擎RTL实现，支持5Mbps数据速率，通过ISO 16845一致性测试。
- 设计错误检测与总线保护机制，故障注入测试通过率100%，已导入两款量产车型。
主要成就
一次流片成功率100%
主导的两款车规芯片均一次流片成功，缩短产品上市周期约3个月。
功能安全认证支撑
作为功能安全设计接口人，支撑公司首款ASIL-B车规MCU通过TÜV SüD认证。
低功耗设计突破
通过时钟门控与电源域优化，使待机功耗较上一代降低28%。
证书与认证
ISO 26262功能安全工程师认证 - TÜV SüD
2022年9月
掌握功能安全开发流程与ASIL等级设计方法。
集成电路设计工程师（中级） - 工业和信息化部
2020年12月
证明数字集成电路设计专业能力。
教育背景
东南大学
985211双一流
集成电路工程 硕士
南京2019年8月 - 2021年5月
研究方向：数字集成电路设计与低功耗SoC；核心课程：CMOS模拟集成电路、数字VLSI设计、Verilog HDL。
西安电子科技大学
211双一流
微电子科学与工程 本科
西安2016年8月 - 2020年5月
专业排名前10%，获校级优秀毕业生。
技能
Verilog/SystemVerilog RTL设计
UVM验证与覆盖率收敛
DC/PT/Formality综合时序
ISO 26262功能安全开发
车规MCU/SoC架构设计
低功耗设计与Clock Gating
CAN/LIN/车载以太网协议
Python/Tcl脚本自动化
AEC-Q100可靠性验证
荣誉奖项
江苏省集成电路设计大赛一等奖
东南大学研究生学业奖学金一等奖
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