集成电路验证工程师
集成电路验证工程师
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集成电路ic设计
教育背景
东南大学
985211双一流
集成电路工程 硕士
南京2019年8月 - 2021年5月
研究方向：低功耗数字集成电路设计；主修数字IC设计、Verilog HDL、SoC架构、时序分析。
南京邮电大学
双一流
微电子科学与工程 本科
南京2016年8月 - 2020年5月
主修模拟电子技术、数字电路、半导体物理，GPA 3.6/4.0。
技能
Verilog/SystemVerilog RTL设计
DC/PT 综合与时序签核
VCS/Verdi 仿真验证
低功耗设计（UPF/Clock Gating）
SoC架构与总线协议（AMBA AXI/AHB）
Python/Tcl 脚本自动化
荣誉奖项
东南大学一等学业奖学金
全国大学生集成电路创新创业大赛华东赛区二等奖
个人总结
5年数字IC前端设计经验，专注SoC低功耗架构与RTL设计，主导28nm/40nm多颗芯片流片并一次成功。熟练使用Verilog/SystemVerilog、DC、PT、VCS等工具，具备从架构定义到签核的完整交付能力。擅长跨部门协同与问题定位，累计推动芯片功耗降低25%以上。
工作经历
上海芯澜微电子有限公司
上海
芯片设计车规半导体
数字IC设计工程师
2022年9月 - 至今
数字前端低功耗设计
- 负责车规MCU芯片数字前端设计，完成时钟复位与低功耗架构定义，支撑项目按期流片。
- 主导RTL到网表全流程，优化综合约束后时序违例减少60%，签核周期缩短2周。
- 牵头跨部门问题定位，推动3个模块设计复用，节省人力约15人月。
苏州矽睿集成电路有限公司
苏州
模拟混合信号集成电路
IC设计工程师
2020年7月 - 2022年8月
RTL设计UVM验证
- 参与40nm电源管理SoC数字模块RTL设计与验证，独立完成2个IP模块交付。
- 搭建基于UVM的模块级验证环境，覆盖率提升至98%，回归测试效率提高40%。
项目经验
28nm车规MCU低功耗子系统设计
2024年3月 - 2024年5月
数字设计负责人
- 完成电源域划分与UPF低功耗流程搭建，芯片动态功耗降低28%，通过AEC-Q100相关验证。
- 主导时钟树与复位策略设计，流片一次成功，量产良率稳定在95%以上。
40nm电源管理SoC数字后端协同优化
2022年12月 - 2023年2月
数字设计工程师
- 优化综合与布局约束，关键路径时序裕量提升15%，面积缩减8%。
研究经历
低功耗数字集成电路设计方法研究/研究助理
南京
集成电路学院
2020年1月 - 2020年6月
- 研究多电压域与时钟门控协同优化方法，发表中文核心期刊论文1篇。
- 搭建功耗评估脚本流程，将评估周期从3天缩短至半天。
主要成就
主导两颗芯片一次流片成功
累计降低芯片功耗25%以上
带教2名新人独立承担模块设计
证书与认证
集成电路设计工程师（中级） - 工业和信息化部教育与考试中心
2021年6月
证明数字IC设计专业能力。
大学英语六级（CET-6） - 教育部教育考试院
2014年12月
具备英文技术文档阅读能力。
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