集成电路验证工程师
集成电路验证工程师
双栏 · 无照片
芯片设计技术专家
个人总结
8年数字芯片前端设计与SoC架构经验，主导多款28nm/14nm车规与消费级芯片从规格定义到流片量产，熟悉低功耗设计与时序收敛。精通Verilog/SystemVerilog、UVM验证与综合STA流程，具备跨部门协同与团队带教能力。累计主导3颗芯片一次流片成功，量产良率稳定在95%以上。
工作经历
上海芯驰半导体有限公司
上海
车规芯片Fabless设计公司
芯片设计技术专家
2021年4月 - 至今
数字前端设计SoC架构
- 主导车规级MCU数字前端设计，完成时钟与复位架构重构，芯片一次流片成功。
- 建立低功耗设计流程并引入UPF验证，整芯片动态功耗降低约22%。
- 带领5人前端小组完成3个项目交付，平均缩短设计周期约15%。
上海微电子设计有限公司
上海
消费电子芯片上市企业
数字IC设计工程师
2018年7月 - 2021年3月
RTL设计UVM验证
- 负责SoC子系统RTL设计与集成，完成AXI总线互联优化，带宽利用率提升约30%。
- 搭建UVM验证平台，覆盖率由85%提升至98%，显著减少后期返工。
项目经验
14nm车规级MCU芯片研发
2022年3月 - 2023年12月
数字前端负责人
- 负责低功耗架构与电源域划分，支持多场景动态调频，待机功耗降低约35%。
- 主导时序收敛与签核，芯片在14nm工艺下达成目标频率并一次流片成功。
28nm消费级SoC芯片量产项目
2019年5月 - 2020年10月
核心设计工程师
- 设计高速接口子系统RTL并完成形式验证，接口误码率满足量产要求。
- 优化综合约束与时钟树方案，面积缩减约12%，量产良率稳定在95%以上。
主要成就
流片一次成功率100%
主导3颗芯片均一次流片成功，累计为公司节省流片成本超500万元。
低功耗流程标准化
牵头低功耗方法学落地，相关方案在公司3个产品线推广复用。
团队带教成效
培养3名初级工程师独立承担模块设计，团队交付效率提升约20%。
证书与认证
集成电路设计工程师（中级） - 工业和信息化部
2022年6月
证明集成电路设计与工程实践能力。
PMP项目管理专业人士认证 - 中国国际人才交流基金会
2020年9月
证明项目管理与跨部门协同能力。
教育背景
西安电子科技大学
211双一流
微电子学与固体电子学 硕士
西安2015年9月 - 2018年6月
研究方向：数字集成电路设计与低功耗方法学。
电子科技大学
985211
电子科学与技术 本科
成都2011年9月 - 2015年6月
相关课程：数字电路、模拟电路、半导体物理。
技能
Verilog/SystemVerilog
UVM验证方法学
低功耗设计（UPF）
综合与时序收敛（DC/PT）
SoC架构与总线协议（AXI/AHB）
脚本自动化（Python/Tcl）
荣誉奖项
中国芯集成电路创新奖
校级优秀硕士毕业论文
更多集成电路IC设计模板
同一职位，不同的版式和写法。点开任意一份即可查看大图。
电源管理芯片设计工程师
电源管理芯片设计工程师
单栏 · 无照片
集成电路ic设计
集成电路ic设计
双栏 · 有照片
芯片设计项目经理
芯片设计项目经理
单栏 · 无照片
ASIC设计工程师
ASIC设计工程师
单栏 · 无照片
传感器芯片设计工程师
传感器芯片设计工程师
单栏 · 无照片
图像信号处理芯片设计工程师
图像信号处理芯片设计工程师
单栏 · 无照片
通信芯片设计工程师
通信芯片设计工程师
双栏 · 有照片
就从这份模板开始
模板会复制到你的账户里，每一句话、每个板块和颜色都能改，改好再下载 PDF。