高速PCB设计工程师简历模板

• 负责25G/100G交换机主控板与背板PCB设计，独立完成16-20层高速板布线，单板一次性投板成功率达92%。
• 主导DDR5与PCIe 4.0链路SI/PI仿真优化，眼图张开度提升15%，将高速链路误码率控制在1E-12以下。
• 联合结构、工艺团队优化叠层与过孔设计，单板设计周期由25天缩短至20天，年节约打样成本约30万元。

• 承担服务器主板及存储控制板PCB设计，完成8-12层板卡50余款，交付准时率保持98%以上。
• 运用Cadence Sigrity完成DDR4时序与电源完整性分析，将电源纹波从45mV降至28mV，一次通过客户验收。
• 参与设计规范与元件库标准化建设，整理封装库3000余个，设计返工率下降20%。

• 负责48层背板高速链路规划与布线，通过过孔背钻与阻抗补偿，将插入损耗降低12%。
• 使用HFSS与Sigrity完成全链路仿真，解决25G链路串扰超标问题，量产直通率由88%提升至96%。

• 完成DDR5内存通道拓扑设计与等长控制，时序裕量提升20%，满足JEDEC规范要求。
• 建立电源分配网络模型并优化去耦电容布局，核心电压噪声降低35%，支撑单板顺利通过压力测试。

主修课程：高频电子线路、信号完整性分析、电磁场与电磁波、PCB设计基础；通过CET-6。