AI硬件信号完整性工程师简历模板

• 负责AI服务器主板PCIe 5.0与112G SerDes链路SI仿真，眼图裕量提升35%，一次投板通过率达90%。
• 主导电源完整性PDN优化，将核心供电纹波降低至15mV以内，解决高负载掉压问题。
• 建立高速链路仿真规范与S参数库，缩短新项目仿真周期约25%。

• 承担交换机高速背板与连接器选型验证，完成56G链路仿真与实测对标，误差控制在5%以内。
• 参与DDR4内存接口SI/PI分析与调试，定位并解决多起时序违例问题，量产良率提升8%。

• 完成CPU至GPU间PCIe 5.0链路全通道仿真，优化过孔与走线结构，插损改善约2dB。
• 组织TDR与VNA实测对标，定位阻抗不连续点，回波损耗满足规范要求。

• 搭建112G PAM4通道仿真流程，完成CTLE/DFE均衡参数寻优，眼高提升20%。
• 输出通道设计指导文档，被3个后续项目复用，减少重复仿真工作量。

主修信号与系统、电磁场与电磁波、高速数字设计；GPA 3.6/4.0。