高速信号完整性工程师
高速信号完整性工程师
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存储设备信号完整性工程师
教育背景
电子科技大学
985211双一流
电子科学与技术 硕士
成都2016年9月 - 2019年6月
研究方向：高速互连信号完整性；相关课程：电磁场与微波技术、高速数字设计。
西安电子科技大学
211双一流
电子信息工程 本科
西安2012年9月 - 2016年6月
相关课程：电路分析、信号与系统、高频电子线路。
技能
高速链路仿真（HFSS/ADS/Sigrity）
PCIe 5.0 / SAS 4.0 协议与SI测试
示波器/VNA/TDR 实测与调试
DDR5 时序与眼图分析
PCB叠层与阻抗设计
Python 自动化测试脚本
个人总结
6年存储设备高速信号完整性经验，主导PCIe 5.0、SAS 4.0及DDR5链路仿真与测试，熟悉SSD/HDD产品从设计到量产全流程。熟练使用HFSS、ADS、Sigrity完成通道建模与眼图优化，具备示波器、VNA实测与问题定位能力。曾将PCIe 5.0链路误码率优化至1E-12以下，支撑多款企业级SSD量产交付。
工作经历
深圳某存储科技有限公司
深圳
企业级SSD上市公司
信号完整性工程师
2022年4月 - 至今
PCIe 5.0高速链路仿真
- 负责企业级PCIe 5.0 SSD信号完整性设计与验证，主导32Gbps链路仿真，眼图裕量提升35%。
- 建立SI测试规范与自动化脚本，单项目测试周期由10天缩短至6天。
- 联合PCB与封装团队优化叠层与过孔设计，量产阶段SI相关客诉下降60%。
深圳某硬盘制造有限公司
深圳
HDD存储制造业
硬件工程师（SI方向）
2019年7月 - 2022年3月
SAS 4.0DDR4
- 承担SAS 4.0与DDR4接口信号完整性仿真与实测，完成12款产品通道评估。
- 主导测试夹具与治具SI优化，将误码率由1E-10改善至1E-12。
项目经验
企业级PCIe 5.0 SSD信号完整性优化
2023年3月 - 2024年6月
SI负责人
- 完成PCIe 5.0 32Gbps通道建模与眼图仿真，定位连接器与过孔阻抗不连续问题。
- 优化后链路眼高提升28%，误码率稳定低于1E-12，支撑产品按期量产。
DDR5内存接口时序与眼图验证
2022年5月 - 2023年2月
主要执行人
- 搭建DDR5读写时序与眼图测试平台，覆盖8款颗粒方案对比验证。
- 输出时序裕量报告，推动PCB走线调整，量产良率提升至98.5%。
主要成就
链路误码率优化达标
主导PCIe 5.0链路优化，误码率稳定低于1E-12，支撑3款企业级SSD量产。
测试效率提升
建立SI自动化测试流程，单项目测试周期缩短40%。
产品质量改善
累计完成20余款存储产品通道评估，SI相关客诉下降60%。
荣誉奖项
校级一等奖学金
年度优秀技术员工
证书与认证
IPC-2251 高速设计认证 - IPC国际电子工业联接协会
2021年6月
证明高速数字设计与信号完整性分析能力。
电磁兼容工程师（软考中级） - 工业和信息化部
2020年11月
证明电磁兼容设计与测试能力。
语言能力
英语（CET-6）可阅读英文技术文档与协议规范
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