芯片信号完整性工程师简历模板

• 负责高速SerDes通道的封装与PCB联合仿真，完成56G PAM4链路优化，眼图裕量提升32%。
• 建立DDR5互连仿真流程与规范，将单次仿真周期从5天缩短至2天，支撑3款芯片按时流片。
• 主导实验室TDR/VNA测试与仿真对标，定位并解决板级串扰问题，量产良率提升至98%。

• 承担通信单板高速链路SI仿真与评审，累计完成40余块单板签核，一次通过率达95%。
• 优化电源完整性与去耦方案，将核心电源纹波降低40%，减少返工成本约60万元。

• 使用HFSS与Cadence Sigrity完成封装BGA过孔与走线建模，识别主要反射与损耗来源。
• 通过过孔背钻与阻抗优化，将插入损耗降低1.8dB，眼高提升28%，项目按期流片。

• 搭建DDR5读写通道仿真模板与自动化脚本，覆盖8种拓扑场景，仿真效率提升60%。
• 输出仿真与测试对标报告，误差控制在5%以内，被团队采纳为内部设计规范。

研究方向：高速互连信号完整性；主修电磁场数值计算、微波网络与高速电路设计。

主修信号与系统、电磁场与电磁波、通信原理，GPA 3.6/4.0。