系统级信号完整性工程师简历模板

• 负责服务器主板高速链路SI仿真与优化，完成56G PAM4通道设计，眼图裕量提升约30%。
• 主导112G高速互连预研项目，建立通道建模流程，将仿真周期由5天缩短至2天。
• 协同硬件与PCB团队解决量产阶段串扰与反射问题，产品一次通过率提升至95%以上。

• 承担25G背板与连接器SI仿真，输出设计规范，支撑3款产品顺利量产。
• 搭建电源完整性仿真流程，优化去耦电容布局，核心电源纹波降低约25%。

• 完成从封装到PCB的全链路建模与仿真，通道插损与回损满足IEEE标准要求。
• 通过测试板实测与仿真对标，误差控制在5%以内，缩短产品验证周期约3周。

• 针对DDR5高速内存接口开展拓扑与走线优化，时序裕量提升约20%。
• 建立仿真模板与检查清单，被团队沿用至后续5个项目。

研究方向：高速互连信号完整性；主修微波网络、传输线理论、电磁兼容。

主修电路分析、信号与系统、高频电子线路。