fpga开发工程师
fpga开发工程师
单栏 · 无照片
FPGA实时系统开发工程师
熊帅帅
FPGA实时系统开发工程师
技能
Verilog/VHDL
时序约束与静态时序分析
Xilinx Vivado
高速接口（DDR3/PCIe）
C/C++嵌入式开发
实时信号处理算法
SystemVerilog仿真验证
Python脚本自动化
VxWorks/Linux驱动
教育背景
西安电子科技大学
211双一流
微电子学与固体电子学 硕士
西安2015年9月 - 2018年6月
研究方向：高速数字系统与FPGA实时信号处理。
西安电子科技大学
211双一流
电子信息工程 本科
西安2011年9月 - 2015年6月
主修数字电路、信号与系统、嵌入式系统设计。
荣誉奖项
全国大学生电子设计竞赛 国家二等奖
校级优秀毕业生
个人总结
8年FPGA实时系统开发经验，深耕高速数据采集、实时信号处理与时序收敛，主导多款工业与通信设备FPGA方案落地。熟练使用Vivado完成综合实现与时序优化，具备DDR3、PCIe等高速接口调试能力。擅长从需求到量产的全流程交付，累计推动5个项目按期量产。
工作经历
深圳华拓通信技术有限公司
深圳
通信设备高新技术企业
FPGA实时系统开发工程师
2021年3月 - 至今
FPGA实时信号处理
- 负责5G基站基带板FPGA实时链路开发，完成DDR3缓存与数据调度模块，将端到端处理时延由12ms降至6ms。
- 主导时序约束与跨时钟域方案优化，使关键路径建立时间余量提升35%，一次综合实现通过率达95%。
- 搭建基于SystemVerilog的仿真验证环境，覆盖率达92%，量产阶段FPGA相关故障率下降40%。
西安瑞芯电子科技有限公司
西安
工业电子专精特新
FPGA开发工程师
2018年7月 - 2021年2月
Verilog高速接口
- 承担工业数据采集设备FPGA逻辑设计，实现8通道同步采样与实时滤波，采样精度提升至16位。
- 完成PCIe高速接口与上位机数据通路调试，传输带宽稳定达到1.6GB/s，满足产线实时监测需求。
- 编写Python自动化回归脚本，将版本迭代验证周期由5天缩短至2天。
项目经验
多通道实时波束合成系统
2022年6月 - 2023年12月
FPGA技术负责人
- 负责实时波束合成FPGA架构设计与实现，采用流水线并行结构，通道数扩展至64路，资源占用降低20%。
- 完成时序收敛与板级联调，系统在-40℃至85℃工业温区稳定运行，误码率低于1e-12。
工业高速数据采集卡
2019年4月 - 2020年10月
核心开发工程师
- 设计基于FPGA的千兆以太网实时采集卡，实现零丢包连续采集，单板吞吐达900Mbps。
- 优化DDR3读写调度逻辑，缓存带宽利用率提升30%，支撑产线7×24小时连续运行。
证书与认证
Xilinx认证FPGA设计工程师 - Xilinx
2022年6月
证明Xilinx FPGA设计与实现能力。
嵌入式系统设计师（软考中级） - 工业和信息化部
2020年11月
证明嵌入式系统设计能力。
更多FPGA开发模板
同一职位，不同的版式和写法。点开任意一份即可查看大图。
FPGA图像处理开发工程师
FPGA图像处理开发工程师
双栏 · 有照片
FPGA高速接口开发工程师
FPGA高速接口开发工程师
单栏 · 无照片
fpga高级开发工程师
fpga高级开发工程师
双栏 · 无照片
FPGA通信开发工程师
FPGA通信开发工程师
单栏 · 无照片
FPGA大数据开发工程师
FPGA大数据开发工程师
单栏 · 有照片
fpga初级开发工程师
fpga初级开发工程师
单栏 · 无照片
FPGA存储开发工程师
FPGA存储开发工程师
双栏 · 有照片
就从这份模板开始
模板会复制到你的账户里，每一句话、每个板块和颜色都能改，改好再下载 PDF。