FPGA通信开发工程师简历模板

• 负责5G基站射频单元FPGA基带链路开发，完成JESD204B多通道收发与数字上下变频，通道同步误差控制在1个采样点内。
• 主导10G以太网MAC与UDP协议栈RTL实现，优化流水线后资源占用降低18%，链路稳定运行误码率优于1E-12。
• 建立模块级仿真与上板回归测试流程，版本交付周期由3周缩短至2周，支撑3个型号产品量产。

• 参与工业数据采集板卡FPGA逻辑开发，完成AD采集、FIR滤波与DDR3缓存控制，采样吞吐提升至200MSPS。
• 负责CPRI光接口链路调试，定位并解决时钟域跨域问题，链路误码率由1E-8优化至1E-11。

• 完成4通道JESD204B收发逻辑与确定性延迟设计，通道对齐成功率100%，满足量产测试要求。
• 优化时钟与复位架构，解决多板卡同步问题，整机联调周期缩短约30%。

• 实现MAC层与UDP校验、分片重组逻辑，实测吞吐达9.4Gbps，丢包率低于1E-6。
• 采用异步FIFO与流水线设计降低时序压力，模块在-40℃~85℃环境下稳定运行。

主修数字电路、通信原理、信号与系统；毕业设计为基于FPGA的OFDM基带收发链路实现。