fpga开发工程师
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FPGA存储开发工程师
个人总结
7年FPGA存储开发经验，精通DDR4/HBM控制器设计与时序收敛，熟练使用Vivado/Quartus及Verilog/VHDL。主导多款高速存储接口项目，带宽提升30%以上、误码率显著下降。具备需求分析到量产交付的全流程能力。
工作经历
深圳海存半导体科技有限公司
深圳
存储芯片集成电路设计
FPGA存储开发工程师
2021年4月 - 至今
DDR4控制器高速接口验证
- 主导DDR4控制器RTL设计与时序收敛，读写带宽提升35%，支撑客户量产验证。
- 搭建FPGA原型验证平台，将存储接口调试周期由3周缩短至8天。
- 优化误码率测试流程，误码率降至1E-15以下，通过量产准入评审。
西安芯联微电子有限公司
西安
FPGA开发军工电子
FPGA开发工程师
2018年7月 - 2021年3月
HBM接口SerDes调试
- 负责HBM接口逻辑设计，带宽提升30%，满足客户高吞吐数据采集需求。
- 完成高速SerDes链路训练与均衡调试，链路稳定性提升25%。
项目经验
DDR4高速存储控制器FPGA验证平台
2022年3月 - 2023年6月
FPGA存储开发负责人
- 负责DDR4控制器架构设计与时序收敛，读写带宽提升35%，支撑客户产品量产。
- 搭建FPGA原型验证平台，将存储接口调试周期由3周缩短至8天。
- 优化误码率测试流程，误码率降至1E-15以下，通过量产准入评审。
HBM接口逻辑设计与调试
2019年5月 - 2020年12月
接口设计工程师
- 设计HBM接口读写逻辑，带宽提升30%，满足高吞吐数据采集需求。
- 完成SerDes链路训练与均衡调试，链路稳定性提升25%。
- 编写自动化测试脚本，回归测试效率提升40%。
荣誉奖项
硕士研究生国家奖学金
全国大学生电子设计竞赛省级一等奖
证书与认证
FPGA开发工程师（高级） - 工业和信息化部
2022年6月
证明FPGA设计与验证能力。
数字电子技术工程师（软考中级） - 工业和信息化部
2020年11月
证明数字电路设计能力。
熊帅帅
FPGA存储开发工程师
教育背景
西安电子科技大学
211双一流
微电子学与固体电子学 硕士
西安2015年9月 - 2018年6月
研究方向：高速存储接口电路与FPGA原型验证。
技能
Verilog/VHDL
DDR4/HBM控制器
Vivado/Quartus
时序约束与收敛
高速SerDes接口
Python脚本自动化
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