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fpga初级开发工程师

熊帅帅
FPGA开发工程师
phone138 0013 8000
city西安
gender男
job_status离职-随时到岗
intended_city西安
max_salary12-18K
个人总结

1年FPGA开发经验,熟悉Verilog HDL与Xilinx Vivado全流程,能独立完成模块设计、仿真与板级调试。参与高速数据采集与图像处理项目,主导DDR3缓存与千兆以太网传输模块开发,将数据吞吐提升约30%。具备良好的时序分析与问题定位能力,可快速到岗。

教育背景
西安电子科技大学
211双一流
西安
微电子科学与工程 本科
2020年9月 - 2024年6月

主修数字电路、FPGA原理与应用、信号与系统,毕业设计基于FPGA实现图像实时处理。

技能
Verilog HDL
Xilinx Vivado
ModelSim仿真
时序约束与分析
DDR3/SDRAM接口
千兆以太网/UDP
项目经验
高速数据采集与光纤传输系统 - FPGA开发工程师
2024年3月 - 2024年8月
  • 负责AD9226采集控制与DDR3缓存模块设计,实现100MSPS连续采样,数据无丢包。
  • 开发千兆以太网UDP发送模块,通过乒乓操作将传输吞吐提升约30%,满足实时上传需求。
  • 使用Vivado进行时序约束与优化,将建立时间余量从0.3ns提升至1.2ns,系统稳定运行。
基于FPGA的实时图像边缘检测系统 - FPGA开发工程师
2023年9月 - 2024年2月
  • 设计Sobel边缘检测流水线架构,在Xilinx Artix-7上实现1080P@30fps实时处理,资源占用降低15%。
  • 搭建ModelSim仿真平台,覆盖率达90%以上,定位并修复3处跨时钟域同步问题。
工作经历
西安星通电子科技有限公司
通信设备高新技术企业
西安
FPGA开发工程师
VerilogVivado
2024年7月 - 2025年10月
  • 负责FPGA逻辑模块设计与仿真验证,完成3个功能模块交付,仿真覆盖率达95%,缩短联调周期约2周。
  • 参与板级调试与故障定位,解决DDR3读写误码问题,使系统误码率由10^-5降至10^-8以下。
  • 编写设计文档与测试报告,配合软件团队完成接口联调,保障项目按期交付。
西安微电子技术研究所
科研院所集成电路
西安
FPGA开发实习生
ModelSim图像处理
2024年1月 - 2024年6月
  • 参与图像处理算法FPGA移植,完成中值滤波与色彩空间转换模块,处理延迟降低约20%。
  • 协助搭建自动化仿真回归环境,将回归测试时间从4小时压缩至1.5小时,提升验证效率。
荣誉奖项
全国大学生FPGA创新设计竞赛 二等奖
校级一等奖学金
证书与认证
全国计算机等级考试三级(嵌入式技术) - 教育部教育考试院
2023年9月

证明嵌入式系统与硬件编程能力。

大学英语四级(CET-4) - 教育部教育考试院
2021年12月

具备阅读英文技术文档能力。

其他信息
到岗时间:

离职状态,一周内可到岗。

出差意愿:

可接受短期出差与现场调试。

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