fpga开发工程师
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高级fpga开发工程师
教育背景
西安电子科技大学
211双一流
微电子学与固体电子学 硕士
西安2015年9月 - 2018年6月
研究方向：高速数字电路设计与FPGA验证。
西安电子科技大学
211双一流
电子信息工程 本科
西安2011年9月 - 2015年6月
相关课程：数字电路、信号与系统、通信原理。
技能
Verilog/SystemVerilog
Xilinx Vivado
时序约束与收敛
高速接口（PCIe/DDR）
数字信号处理实现
ModelSim仿真验证
Altera Quartus
C/C++嵌入式联调
Python脚本自动化
个人总结
7年FPGA开发经验，专注高速接口与数字信号处理方向，主导过多款通信与工业设备FPGA方案从架构设计到量产落地。精通Verilog/SystemVerilog与Xilinx、Altera平台时序收敛，具备完整验证与调试能力。曾将关键链路吞吐提升40%，产品一次流片成功率100%。
工作经历
深圳某通信技术有限公司
深圳
通信设备上市公司
高级FPGA开发工程师
2021年4月 - 至今
高速接口架构设计
- 主导5G基带板卡FPGA架构设计，完成PCIe Gen3与DDR4接口开发，链路吞吐提升40%。
- 建立时序约束规范与自动化回归流程，版本交付周期由3周缩短至1周。
- 牵头跨部门联调，解决高速信号完整性问题，产品一次流片成功率达100%。
深圳某工业自动化有限公司
深圳
工业自动化专精特新
FPGA开发工程师
2018年7月 - 2021年3月
运动控制信号处理
- 负责运动控制卡FPGA逻辑开发，实现多轴伺服控制，控制周期稳定在50微秒以内。
- 完成ADC采样与滤波算法硬件化，采样精度提升至16位，客户返修率下降30%。
项目经验
高速数据采集板卡FPGA方案
2022年3月 - 2023年12月
FPGA负责人
- 负责PCIe DMA引擎与多通道数据缓存设计，实测带宽达6.4GB/s，满足实时采集需求。
- 搭建UVM验证环境，覆盖率提升至95%，项目提前两周交付。
多轴运动控制卡FPGA开发
2019年5月 - 2020年10月
核心开发工程师
- 设计多轴伺服控制逻辑与位置环算法，实现8轴同步控制，抖动小于1微秒。
- 优化资源占用，逻辑资源降低25%，单板成本下降约15%。
主要成就
产品量产落地
主导基带板卡FPGA方案量产，累计出货超10万片，未出现批量性逻辑缺陷。
团队规范建设
建立团队时序约束与代码评审规范，新人上手周期由2个月缩短至3周。
荣誉奖项
公司年度优秀员工
校级一等奖学金
证书与认证
Xilinx Certified FPGA Design Engineer - Xilinx
2022年6月
证明Xilinx平台设计与时序收敛能力。
嵌入式系统设计师（软考中级） - 工业和信息化部
2019年11月
证明嵌入式系统设计能力。
语言能力
英语CET-6，可阅读英文技术文档
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