fpga开发工程师
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fpga开发
教育背景
西安电子科技大学
211双一流
微电子科学与工程 本科
西安2015年9月 - 2019年6月
主修数字电路、Verilog HDL与FPGA系统设计。
技能
Verilog HDL
Vivado
Quartus
时序约束与分析
ModelSim仿真
Zynq平台开发
主要成就
系统性能提升33%
通过时序约束与逻辑优化，将核心模块时钟频率从150MHz提升至200MHz，满足高速接口时序要求。
一次流片成功率95%
负责的FPGA设计一次流片成功率达95%，缩短产品上市周期约2个月。
吞吐量提升40%
优化DMA调度与总线仲裁，数据吞吐量提升40%，达到800MB/s。
荣誉奖项
研究生国家奖学金
全国大学生电子设计竞赛一等奖
课外活动
电子设计竞赛团队
大学生电子设计竞赛团队/队长
西安2017年9月 - 2018年9月
- 带队完成FPGA数字信号处理系统设计，获省级一等奖。
志愿服务经历
科技科普志愿者
深圳科技志愿者协会
深圳2023年3月 - 2024年12月
- 为社区青少年讲解FPGA与数字电路基础知识。
个人总结
5年FPGA开发经验，熟悉Xilinx与Altera平台，精通Verilog HDL及时序约束优化。主导过高速数据采集与图像处理项目，实现吞吐量提升30%以上。具备从需求分析到板级调试的全流程交付能力。
工作经历
上海芯联微电子科技有限公司
上海
集成电路高新技术企业
FPGA开发工程师
2021年7月 - 至今
Xilinx高速接口
- 负责高速数据采集FPGA逻辑设计，完成DDR3控制器与PCIe接口开发，数据吞吐量提升35%。
- 主导时序约束优化与板级调试，将系统时钟频率从150MHz提升至200MHz，满足客户交付节点。
- 编写设计文档与测试用例，配合软件团队完成联调，产品一次流片成功率达95%。
西安华芯电子技术有限公司
西安
电子制造军民融合
FPGA助理工程师
2019年7月 - 2021年6月
Altera图像处理
- 参与图像处理FPGA模块开发，实现实时滤波与边缘检测算法，处理延迟降低至5ms以内。
- 负责ModelSim仿真验证与覆盖率分析，模块级覆盖率提升至98%，减少后期调试周期约20%。
项目经验
高速数据采集与处理平台
2023年3月 - 2024年6月
FPGA开发负责人
- 设计高速ADC数据采集与DDR3缓存架构，实现4通道1GSPS实时采集。
- 优化时序约束与流水线设计，将数据吞吐量提升30%。
Zynq图像处理加速系统
2021年5月 - 2022年8月
FPGA开发工程师
- 基于Zynq平台实现图像预处理IP核，支持4K分辨率实时处理。
- 完成板级调试与系统联调，图像处理延迟降低25%。
证书与认证
Xilinx认证FPGA设计工程师 - Xilinx
2022年6月
Xilinx官方FPGA设计能力认证。
嵌入式系统设计师（软考中级） - 工业和信息化部
2023年12月
证明数字系统设计能力。
语言能力
英语（CET-6）可熟练阅读英文技术文档与 datasheet
其他信息
到岗时间:
可接受短期出差，一周内到岗。
驾照:
持有C1驾驶证。
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