FPGA算法开发工程师简历模板

• 主导5G基带均衡与信道估计算法的FPGA实现，完成架构设计到板上联调，资源占用降低约30%。
• 优化关键路径流水线设计，将处理时延从120ns压缩至85ns，满足量产版本实时性指标。
• 牵头时序收敛与跨时钟域方案评审，使3个版本一次流片成功率提升至100%，交付周期缩短2周。

• 负责图像滤波与目标检测算法的FPGA加速模块开发，单帧处理耗时缩短约40%，满足实时输出要求。
• 搭建基于SystemVerilog的模块级验证环境，覆盖率达95%，将联调阶段缺陷数量降低约一半。

• 设计并行化均衡架构，在Xilinx Kintex-7上实现吞吐率提升2倍，同时节省约25%的DSP资源。
• 主导定点化与位宽优化，在误码率满足规范前提下将计算精度损失控制在0.2dB以内。
• 完成与射频前端的接口联调，系统级测试通过率由85%提升至99%，支撑客户小批量交付。

• 基于Altera Cyclone V实现多路高速图像采集与预处理流水线，帧率由60fps提升至120fps。
• 优化片内缓存与DDR带宽调度策略，系统整体功耗降低约18%，通过整机长时间稳定性测试。

研究方向为数字信号处理与可编程逻辑设计，主修数字集成电路、通信原理等课程。

核心课程：数字电路、信号与系统、FPGA设计与应用。