fpga开发工程师
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FPGA深度学习开发工程师
教育背景
西安电子科技大学
211双一流
微电子学与固体电子学 硕士
西安2018年9月 - 2021年6月
研究方向：可重构计算与神经网络加速器架构。
西安电子科技大学
211双一流
电子信息工程 本科
西安2014年9月 - 2018年6月
相关课程：数字电路、FPGA设计、信号与系统。
技能
Verilog/SystemVerilog
Vitis HLS
Xilinx Vivado
深度学习模型量化
Zynq/Versal平台开发
C/C++与Python
荣誉奖项
国家奖学金
全国集成电路创新创业大赛二等奖
个人总结
5年FPGA开发经验，专注深度学习加速器与边缘推理部署，熟悉Xilinx Zynq/Versal平台与HLS、Verilog设计流程。主导完成YOLO系列模型FPGA加速项目，推理延迟降低60%以上，具备从算法量化到板级调试的完整落地能力。
工作经历
深圳智芯视觉科技有限公司
深圳
AI芯片边缘计算
FPGA深度学习开发工程师
2022年7月 - 至今
模型加速边缘推理
- 负责YOLOv5检测模型FPGA加速方案设计，在Zynq UltraScale+平台实现1080P视频30fps实时推理。
- 主导INT8量化与流水线优化，端到端延迟由45ms降至18ms，功耗控制在8W以内。
- 搭建板级自动化测试与性能分析流程，版本回归效率提升约50%。
西安华芯微电子有限公司
西安
集成电路FPGA设计
FPGA开发工程师
2021年7月 - 2022年6月
RTL设计图像处理
- 参与图像预处理IP核开发，完成Verilog RTL设计与仿真验证，模块一次流片通过。
- 优化DDR带宽调度逻辑，数据吞吐提升约35%，支撑多路视频并行处理。
项目经验
ResNet-50 FPGA推理加速平台
2023年3月 - 2024年5月
技术负责人
- 基于Vitis HLS实现卷积与池化算子硬件化，配合DMA完成片内数据复用，资源占用降低20%。
- 完成模型量化与硬件协同调优，在Versal平台实现ResNet-50推理吞吐提升2.3倍。
多路视频实时预处理系统
2022年8月 - 2023年1月
FPGA开发工程师
- 设计多路视频采集与预处理流水线，支持4路1080P输入实时拼接与缩放。
- 通过乒乓缓存与跨时钟域优化，消除画面撕裂问题，系统稳定性显著提升。
研究经历
稀疏神经网络FPGA加速架构研究/研究助理
西安
微电子学院
2019年9月 - 2021年6月
- 研究卷积神经网络稀疏化与FPGA可重构架构映射方法，发表中文核心期刊论文1篇。
- 搭建基于Zynq的算法验证原型平台，完成多组模型对比实验与性能评估。
其他信息
到岗时间:
可接受短期出差，一个月内到岗。
语言能力:
CET-6，可阅读英文技术文档与芯片手册。
证书与认证
Xilinx Certified FPGA Design Engineer - Xilinx（AMD）
2023年6月
证明Xilinx FPGA设计与开发能力。
嵌入式系统设计师（软考中级） - 工业和信息化部
2022年11月
证明嵌入式系统设计能力。
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