FPGA 算法开发工程师
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fpga应用开发工程师
个人总结
5年FPGA应用开发经验，主攻Xilinx Zynq与Altera平台的高速接口与图像处理方向，熟悉Verilog/VHDL、时序约束与板级调试全流程。主导过千兆以太网、DDR3与MIPI接口项目，单板调试周期平均缩短30%。具备从需求分析、方案设计到量产交付的完整落地能力。
工作经历
2022年9月
-
至今
深圳市芯视界科技有限公司
半导体图像处理
FPGA开发工程师
VerilogZynq
深圳
- 负责图像采集板FPGA逻辑设计，完成MIPI转AXI-Stream链路，帧率由30fps提升至60fps。
- 优化DDR3读写调度与跨时钟域处理，资源占用降低18%，时序收敛一次通过。
- 主导板级联调与量产测试方案，单板调试周期由10天缩短至7天。
2020年7月
-
2022年8月
广州华芯电子技术有限公司
通信设备工业电子
FPGA应用开发工程师
Altera时序约束
广州
- 参与千兆以太网通信模块开发，实现UDP协议栈硬件加速，吞吐量达900Mbps。
- 编写时序约束与仿真测试用例，模块覆盖率提升至95%，上线后零逻辑缺陷。
项目经验
2023年3月
-
2024年6月
高速图像采集与传输系统
FPGA逻辑负责人
- 基于Zynq-7000实现MIPI采集、图像预处理与千兆网传输全链路，端到端延迟低于5ms。
- 设计AXI-DMA多通道缓存架构，CPU负载下降40%，系统稳定运行超6个月。
2021年2月
-
2022年5月
工业以太网协议加速模块
FPGA开发工程师
- 用Verilog实现UDP/IP硬件协议栈，替代软件协议栈后吞吐量提升3倍。
- 完成仿真与上板验证，误码率低于1e-12，已随产品批量出货。
技能
Verilog/VHDL
Xilinx Vivado
时序约束与STA
Zynq SoC开发
高速接口（MIPI/DDR/以太网）
ModelSim仿真验证
教育背景
2016年9月
-
2020年6月
华南理工大学
985双一流
电子信息工程 本科
广州
相关课程：数字电路、FPGA设计、信号与系统。
证书与认证
Xilinx FPGA设计工程师认证 - Xilinx（AMD）
2023年5月
证明FPGA逻辑设计与Vivado工具链能力。
嵌入式系统设计师（软考中级） - 工业和信息化部
2021年11月
证明嵌入式系统设计与开发能力。
荣誉奖项
全国大学生电子设计竞赛省级一等奖
公司年度优秀技术员工
其他信息
到岗时间:
在职，一个月内可到岗。
出差意愿:
可接受短期出差与客户现场支持。
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