fpga应用开发工程师
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FPGA 前端开发工程师
个人总结
5年FPGA前端开发经验，熟悉Xilinx与Altera平台，精通Verilog/SystemVerilog及Vivado、Quartus开发流程。主导过高速接口与图像处理类项目，完成时序收敛与资源优化，量产良率稳定在98%以上。具备扎实的数字电路基础与跨部门协作能力，能独立承担从方案设计到上板调试的全流程工作。
工作经历
深圳市芯联微电子科技有限公司
集成电路专精特新
深圳
FPGA开发工程师
Verilog高速接口
2022年9月 - 至今
- 负责高速数据采集板卡FPGA逻辑设计，完成DDR4与PCIe Gen3接口开发，单板吞吐提升至6.4Gbps。
- 主导时序约束与收敛优化，将关键路径延迟降低22%，一次上板成功率提升至95%。
- 配合硬件与驱动团队完成联调，支撑3款产品按期量产，年出货量超2万台。
广州视源电子科技股份有限公司
消费电子上市公司
广州
FPGA开发工程师
图像处理时序优化
2020年7月 - 2022年8月
- 承担显示驱动类FPGA逻辑开发，实现4K图像缩放与色彩校正模块，帧率稳定在60fps。
- 优化逻辑资源占用，将LUT使用率降低18%，为后续功能扩展预留充足余量。
- 编写模块级测试平台，覆盖率达90%，有效减少回归测试周期约30%。
项目经验
高速图像采集与预处理平台 - FPGA逻辑负责人
2024年3月 - 2024年5月
- 基于Xilinx Kintex-7完成MIPI与LVDS多路图像接入，实现4路1080P并行采集与实时预处理。
- 设计流水线架构与跨时钟域处理方案，端到端延迟控制在2ms以内，满足工业检测实时性要求。
- 完成板级调试与量产验证，项目交付后客户复购率提升，累计出货超5000套。
PCIe高速数据转发卡 - FPGA开发工程师
2022年12月 - 2023年2月
- 实现PCIe Gen3 x8 DMA引擎，配合上位机完成高速数据搬移，实测带宽达5.2GB/s。
- 优化描述符调度与中断机制，CPU占用率下降约40%，系统整体稳定性显著提升。
教育背景
华南理工大学
985双一流
广州
微电子科学与工程 本科
2016年8月 - 2020年5月
主修数字电路、Verilog HDL设计、FPGA系统设计等课程，GPA 3.6/4.0。
技能
Verilog/SystemVerilog
Vivado/Quartus
时序约束与收敛
高速接口（PCIe/DDR）
图像处理算法实现
ModelSim仿真验证
证书与认证
Xilinx FPGA设计工程师认证 - Xilinx（AMD）
2022年6月
证明Xilinx平台FPGA设计与开发能力。
嵌入式系统设计师（软考中级） - 工业和信息化部
2021年11月
证明嵌入式系统设计与开发能力。
荣誉奖项
公司年度优秀员工
全国大学生集成电路创新创业大赛二等奖
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