fpga应用开发工程师
fpga应用开发工程师
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FPGA 硬件开发工程师
教育背景
华南理工大学
985211
微电子科学与工程 本科
广州2016年8月 - 2020年5月
主修数字电路设计、信号与系统、FPGA系统设计；毕业设计获校级优秀。
电子科技大学
985双一流
集成电路工程 硕士
成都2019年8月 - 2021年5月
研究方向为高速数字接口与可编程逻辑，参与实验室高速采集板卡项目。
技能
Verilog/VHDL
Xilinx Vivado
高速接口（JESD204B/DDR4）
时序约束与收敛
Intel Quartus
C/Python脚本
荣誉奖项
全国大学生集成电路创新创业大赛 二等奖
华南理工大学 一等奖学金
志愿服务经历
FPGA技术分享讲师
深圳硬件工程师社区
深圳2023年1月 - 至今
- 每季度主讲高速接口调试实践，累计服务工程师200余人次，形成课件8套。
课外活动
研究生嵌入式创新小组
电子科技大学集成电路实验室/硬件组负责人
成都2018年8月 - 2020年5月
- 带领5人小组完成高速采集板卡原型，负责FPGA逻辑划分与联调排期。
- 组织每周技术评审，方案一次通过率提升至90%。
个人总结
4年FPGA开发经验，专注高速接口与图像处理方向，熟练使用Verilog/VHDL及Xilinx Vivado、Intel Quartus工具链。主导过JESD204B、DDR4等高速接口调试，累计交付5款量产项目，单板调试周期平均缩短30%。具备从方案设计、时序收敛到量产问题的全流程闭环能力。
工作经历
深圳市视芯电子科技有限公司
深圳
图像处理设备国家高新技术企业
FPGA开发工程师
2022年9月 - 至今
Verilog高速接口
- 负责图像采集板FPGA逻辑开发，完成MIPI与DDR4接口联调，传输带宽提升至4.8Gbps。
- 重构跨时钟域处理方案，将时序违例问题从月均12项降至2项，缩短项目收敛周期。
- 主导JESD204B链路调试，解决多通道对齐问题，使样机一次点亮率达95%。
深圳市启明半导体有限公司
深圳
半导体设计工业视觉
高级FPGA开发工程师
2020年7月 - 2022年8月
FPGA架构时序收敛
- 承担工业相机主控FPGA架构设计，划分6个功能模块，交付周期较计划提前3周。
- 建立时序约束规范与自动化回归脚本，团队编译验证时间由4小时压缩至1小时。
- 支撑量产导入，定位并解决3类偶发丢帧问题，客户现场故障率下降至0.2%。
项目经验
高速图像采集与实时处理平台
2024年3月 - 2024年5月
FPGA逻辑负责人
- 基于Xilinx Kintex-7搭建采集链路，实现1080P@60fps实时预处理，资源占用降低18%。
- 设计多级流水线降噪模块，单帧处理延迟控制在5ms以内，满足工业检测实时性要求。
多通道数据采集板卡
2022年12月 - 2023年2月
FPGA开发工程师
- 实现8通道JESD204B接收逻辑，通道间对齐误差小于1个采样点。
- 编写自动化测试脚本，回归用例覆盖率达85%，问题回归效率提升40%。
主要成就
年度技术突破奖
2024年获公司年度技术突破奖，表彰在JESD204B高速接口调试中的关键贡献。
调试效率提升
通过时序与功耗优化，累计缩短单板调试周期30%，支撑5款产品按期量产。
证书与认证
集成电路工程技术人员（中级） - 工业和信息化部
2022年11月
证明数字电路设计与FPGA开发能力。
Xilinx FPGA设计工程师认证 - AMD Xilinx
2023年6月
证明Vivado工具链与高速接口开发能力。
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