FPGA 后端开发工程师简历模板

• 负责车规MCU芯片FPGA原型验证平台的综合、布局布线与时序收敛，支撑3颗千万门级SoC按节点完成流片前验证。
• 重构时钟树与物理约束，将关键模块最高运行频率由80MHz提升至110MHz，首次上板成功率提升至95%以上。
• 编写Tcl自动化回归脚本，统一综合与实现流程，将单次全量构建时间从6小时压缩至2小时内。

• 承担工业通信设备FPGA逻辑设计与板级调试，完成PCIe Gen2、DDR3等高速接口的FPGA实现与稳定性验证。
• 优化多周期路径与伪路径约束，解决跨时钟域亚稳态问题，使整机误码率降低约60%。
• 配合硬件与驱动团队定位上板问题，累计交付5个量产版本，项目均按期通过客户验收。

• 主导多颗FPGA级联原型平台的划分、综合与布线方案设计，完成千万门级逻辑的资源分配与时序收敛。
• 通过流水线切分与寄存器复制，解决关键模块时序违例，使平台整体原型频率提升约35%。
• 建立约束管理与回归看板，将版本迭代周期从两周缩短至一周，支撑软件团队提前3个月启动驱动联调。

• 完成千兆以太网MAC与DDR3缓存的FPGA逻辑设计与时序约束，实现满带宽零丢包传输。
• 优化跨时钟域同步与复位策略，将长时间老化测试中的链路异常率降至0.1%以下。

相关课程：数字集成电路设计、FPGA原理与应用、时序分析。