fpga应用开发工程师
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音频 FPGA 开发工程师
个人总结
5年音频 FPGA 开发经验，专注音频编解码、低延迟音频链路与高速接口设计，熟练使用 Verilog/SystemVerilog 与 Xilinx、Altera 开发流程。主导多款音频产品 FPGA 方案落地，实现端到端延迟降低40%、量产良率提升至98%。具备从需求分析、RTL 设计、仿真验证到板级调试的完整交付能力。
工作经历
深圳市声芯电子科技有限公司
音频芯片专精特新
深圳
音频 FPGA 开发工程师
Verilog音频算法
2022年9月 - 至今
- 负责音频 DSP 链路 FPGA 设计，重构采样率转换模块，端到端延迟由12ms降至7ms。
- 主导 I2S/TDM 多通道音频接口开发，支持32通道同步采集，误码率降至10^-12以下。
- 搭建 UVM 验证平台，模块级覆盖率提升至95%，版本回归周期缩短50%。
广州声学科技有限公司
消费电子声学器件
广州
FPGA 开发工程师
SystemVerilogXilinx Vivado
2020年7月 - 2022年8月
- 参与主动降噪耳机 FPGA 原型开发，完成自适应滤波模块 RTL 实现，降噪深度达25dB。
- 优化 DDR 缓存与音频数据搬运逻辑，资源占用降低18%，支撑产品按期量产。
项目经验
多通道低延迟音频采集与回放系统 - FPGA 负责人
2024年3月 - 2024年5月
- 基于 Xilinx Zynq 平台实现32通道 TDM 音频收发，单通道延迟控制在1.5ms以内。
- 设计时钟域同步与抖动抑制方案，THD+N 指标优于-95dB，通过客户验收并批量出货。
音频编解码 IP 核开发 - 核心开发
2022年12月 - 2023年2月
- 完成 SBC 编解码算法 FPGA 硬件加速，较软件方案功耗降低35%。
- 编写自检测试激励与回归脚本，IP 复用至3个产品线，缩短新项目开发周期约2个月。
技能
Verilog / SystemVerilog
Xilinx Vivado / Quartus
音频接口（I2S/TDM/PDM）
数字信号处理与音频算法
UVM 仿真验证
时序约束与板级调试
教育背景
华南理工大学
985211双一流
广州
电子信息工程 本科
2016年9月 - 2020年6月
相关课程：数字信号处理、FPGA 设计、通信原理、嵌入式系统。
证书与认证
Xilinx FPGA 设计工程师认证 - Xilinx（AMD）
2023年5月
证明 FPGA 设计与开发能力。
嵌入式系统设计师（软考中级） - 工业和信息化部
2021年11月
证明嵌入式系统设计能力。
荣誉奖项
校级优秀毕业生
全国大学生电子设计竞赛省级一等奖
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