fpga应用开发工程师
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FPGA 架构师
个人总结
9年FPGA开发与架构设计经验，精通Xilinx UltraScale+与Intel Stratix平台，主导过400G以太网和高速ADC采集系统的架构设计。擅长时序收敛、功耗优化与系统级方案落地，产品已批量应用于通信与工业客户。
工作经历
深圳华芯通信技术有限公司
通信设备专精特新
深圳
FPGA架构师
高速接口系统架构
2021年4月 - 至今
- 主导400G以太网MAC/PCS架构设计，完成UltraScale+平台时序收敛，链路稳定运行超2年。
- 优化DDR4缓存调度与仲裁逻辑，将突发数据吞吐提升35%，满足线速转发需求。
- 建立FPGA设计规范与代码审查流程，团队模块复用率提升40%，版本交付周期缩短25%。
上海芯启电子科技有限公司
集成电路A轮
上海
高级FPGA工程师
JESD204B低功耗设计
2017年7月 - 2021年3月
- 负责高速ADC采集FPGA方案设计，实现1GSPS数据实时处理，采样精度误差控制在0.5%以内。
- 完成JESD204B接口调试与眼图优化，误码率降至1E-12以下，通过客户验收。
- 主导低功耗架构优化，整体动态功耗降低22%，助力产品通过工业级认证。
项目经验
400G以太网交换FPGA架构设计 - 架构负责人
2022年3月 - 2024年6月
- 负责整体架构与关键模块RTL设计，采用多通道并行处理，吞吐量达400Gbps。
- 完成时序约束与物理优化，建立时间裕量提升15%，一次流片成功。
1GSPS高速ADC采集系统 - FPGA技术负责人
2019年5月 - 2020年12月
- 设计高速数据采集与实时滤波架构，资源占用降低18%，处理延迟小于1微秒。
- 完成板级联调与可靠性验证，产品已小批量交付工业客户。
教育背景
西安电子科技大学
211双一流
西安
微电子学与固体电子学 硕士
2014年9月 - 2017年6月
研究方向：高速数字系统与FPGA可重构计算。
西安电子科技大学
211双一流
西安
电子信息工程 本科
2010年9月 - 2014年6月
主修课程：数字电路、信号与系统、Verilog HDL设计。
技能
Verilog/VHDL
Xilinx UltraScale+
时序约束与收敛
高速接口设计（400G/PCIe/JESD204B）
Vivado/Quartus
低功耗与资源优化
证书与认证
Xilinx Certified FPGA Design Engineer - Xilinx
2020年12月
证明高端FPGA架构与高速接口设计能力。
嵌入式系统设计师（软考中级） - 工业和信息化部
2019年6月
证明数字系统设计与验证能力。
荣誉奖项
国家奖学金
华芯通信年度技术突破奖
主要成就
400G架构产品化落地
主导的400G以太网FPGA方案已批量应用于核心交换机产品。
研发效率提升
建立团队设计规范，代码复用率提升40%，交付周期缩短25%。
技术荣誉认可
获得公司年度技术突破奖及国家奖学金等认可。
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