fpga应用开发工程师
fpga应用开发工程师
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fpga中级开发工程师
教育背景
华南理工大学
211双一流
电子信息工程 本科
广州2014年9月 - 2018年6月
相关课程：数字电路设计、FPGA原理与应用、信号与系统；CET-6。
技能
Verilog HDL
Xilinx Vivado
Zynq SoC
时序约束与收敛
高速接口（DDR3/PCIe）
C/C++嵌入式开发
个人总结
4年FPGA开发经验，熟悉Xilinx 7系列与Zynq平台，擅长Verilog/VHDL代码设计与时序收敛。独立完成多路高速接口与图像处理逻辑开发，具备从方案设计到板级调试的完整交付能力。
工作经历
深圳华芯电子科技有限公司
深圳
高新技术企业电子设备
FPGA开发工程师
2021年3月 - 至今
VerilogZynq
- 负责Zynq平台图像采集与预处理逻辑开发，完成帧率从60fps提升至120fps，保障客户交付节点。
- 优化DDR3控制器时序约束，将数据吞吐量提升35%，降低系统延迟约20%。
- 主导板级调试与问题定位，累计解决30余项功能异常，产品一次流片成功率达95%。
广州致远通信技术有限公司
广州
通信设备专精特新
FPGA开发工程师
2018年7月 - 2021年2月
PCIe数据采集
- 参与多通道高速数据采集卡FPGA逻辑设计，实现PCIe接口传输带宽达1.6GB/s，满足项目需求。
- 编写并维护Verilog代码测试平台，覆盖率达到90%，将回归测试周期缩短40%。
项目经验
多路高清视频拼接与显示系统
2023年4月 - 2024年3月
FPGA逻辑设计负责人
- 基于Xilinx Kintex-7实现4路1080P视频实时拼接，采用DDR3帧缓存与乒乓操作，拼接延迟低于5ms。
- 设计AXI-Stream数据通路与动态时钟分频模块，支持分辨率在线切换，系统稳定运行超2000小时。
高速数据采集与存储板卡开发
2019年9月 - 2020年11月
FPGA开发工程师
- 完成AD9226双通道采集逻辑与SDRAM缓存控制器开发，采样率100MSPS，数据无丢包存储。
- 编写Testbench完成功能仿真与板级验证，将调试周期缩短约30%，保障项目按期交付。
主要成就
产品流片一次成功
主导Zynq平台时序收敛与板级调试，助力产品一次流片成功率达95%。
性能提升显著
优化DDR3控制器时序，数据吞吐量提升35%，系统延迟降低约20%。
年度优秀员工
2023年获公司年度优秀员工称号，表彰在高速接口项目中的突出贡献。
证书与认证
Xilinx Certified FPGA Design Professional - Xilinx（现AMD）
2022年8月
证明FPGA设计、时序分析与Vivado工具链专业能力。
全国计算机等级考试三级（嵌入式技术） - 教育部考试中心
2018年3月
证明嵌入式系统与底层硬件开发基础能力。
语言能力
英语（CET-6）可熟练阅读英文芯片手册与技术文档
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