fpga应用开发工程师
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视频 FPGA 开发工程师
教育背景
西安电子科技大学
211双一流
微电子科学与工程 本科
西安2014年9月 - 2018年6月
相关课程：数字电路、Verilog HDL 设计、FPGA 系统设计、数字信号处理。
技能
Verilog/VHDL
Xilinx Vivado
时序约束与收敛
视频接口（HDMI/SDI/MIPI）
图像预处理算法
C/Python 脚本
荣誉奖项
全国大学生集成电路设计大赛 二等奖
校级优秀毕业生
个人总结
6年视频 FPGA 开发经验，精通 Verilog/VHDL 与 Xilinx 平台，熟悉视频采集、图像预处理及高速接口协议。主导多路视频拼接与 4K 实时处理项目，将图像延迟降低至 8ms 以内。具备扎实的时序收敛和板上调试能力，注重工程化交付与团队协作。
工作经历
深圳视芯科技有限公司
深圳
视频处理专精特新
高级视频 FPGA 开发工程师
2021年7月 - 至今
Xilinx视频接口
- 负责4K视频采集与图像预处理FPGA模块设计，单板吞吐提升40%，支撑主力产品量产。
- 完成多路视频拼接与时序收敛优化，图像端到端延迟由15ms降至8ms以内，客户满意度提升。
- 主导板上调试与问题定位流程建设，将模块联调周期缩短约30%，累计交付5个版本。
深圳市芯视界电子有限公司
深圳
图像处理安防监控
FPGA 开发工程师
2018年7月 - 2021年6月
Verilog图像预处理
- 承担1080P视频采集与MIPI/HDMI接口FPGA逻辑开发，实现稳定60帧输出，通过整机验收。
- 参与图像缩放与去噪算法硬件化，资源占用降低约20%，功耗下降15%。
项目经验
4K多路视频实时拼接处理平台
2022年3月 - 2023年12月
FPGA 开发负责人
- 设计多路视频拼接与缩放流水线，支持4K@60fps实时输出，资源占用控制在目标器件80%以内。
- 优化DDR带宽调度与跨时钟域处理，图像延迟稳定在8ms以内，顺利通过量产测试。
多协议视频采集与格式转换方案
2020年5月 - 2021年9月
核心开发工程师
- 基于Xilinx平台完成HDMI/SDI/MIPI多协议视频采集与格式转换模块，兼容6种输入源。
- 搭建自动化仿真与板上测试脚本，回归测试效率提升约35%，缩短版本验证周期。
证书与认证
Xilinx 认证 FPGA 设计工程师 - Xilinx
2023年5月
验证Xilinx平台设计与时序收敛能力。
嵌入式系统设计师（软考中级） - 工业和信息化部
2019年11月
体现数字系统与硬件设计基础。
其他信息
到岗时间:
在职，一个月内到岗，可接受短期出差。
作品与代码:
可提供项目设计文档与仿真测试报告，面谈时展示。
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