fpga应用开发工程师
fpga应用开发工程师
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嵌入式 FPGA 开发工程师
教育背景
西安电子科技大学
211双一流
电子科学与技术 本科
西安2015年9月 - 2019年6月
主修数字电路、FPGA 设计与嵌入式系统，毕业设计基于 Zynq 实现图像采集链路。
西安电子科技大学
211双一流
集成电路工程 硕士
西安2019年9月 - 2021年6月
研究方向为高速接口时序收敛与低功耗设计，参与实验室 FPGA 加速平台开发。
技能
Verilog / VHDL
Xilinx Vivado
时序约束与收敛
Zynq / SoC 软硬协同
高速接口（MIPI/千兆以太网）
C / 嵌入式 Linux 驱动
荣誉奖项
国家奖学金
集创赛全国二等奖
个人总结
5年嵌入式 FPGA 开发经验，主攻 Xilinx Zynq 平台高速接口与图像处理方向，熟悉 Verilog/VHDL、时序约束与板级调试。主导过千兆以太网与 MIPI 采集链路开发，量产项目良率稳定在98%以上。具备从需求分析、RTL 设计到上板验证的完整交付能力。
工作经历
深圳视芯电子科技有限公司
深圳
芯片设计工业视觉
嵌入式 FPGA 开发工程师
2023年4月 - 至今
VerilogZynq
- 负责 Zynq-7000 平台图像采集链路 RTL 设计与调试，将 MIPI 采集帧率从30fps提升至60fps。
- 主导千兆以太网 UDP 传输模块优化，丢包率由0.8%降至0.05%，支撑产线连续7×24小时运行。
- 编写时序约束与跨时钟域方案，使关键路径建立时间余量提升15%，一次上板成功率明显提高。
西安芯联微电子有限公司
西安
集成电路嵌入式系统
FPGA 开发工程师
2021年7月 - 2023年3月
Vivado时序分析
- 参与工业控制板卡 FPGA 逻辑开发，完成 SPI/I2C 外设驱动与数据缓存模块，交付周期缩短约20%。
- 搭建基于 Vivado 的自动化回归测试脚本，将版本验证时间由2天压缩至半天。
项目经验
工业视觉 MIPI 采集与图像预处理平台
2024年1月 - 2024年9月
FPGA 开发负责人
- 基于 Zynq-7020 搭建 MIPI 摄像头采集与图像预处理链路，实现去噪与边缘检测硬件加速。
- 通过流水线重构与 BRAM 乒乓缓存，单帧处理延迟由18ms降至7ms，满足实时检测需求。
千兆以太网高速数据传输模块
2023年5月 - 2023年12月
核心开发工程师
- 设计千兆以太网 UDP 收发与 CRC 校验模块，支持多路数据并发上传。
- 优化发送缓冲与背压机制，长时间压测下丢包率控制在0.05%以内。
主要成就
时序收敛方案复用
主导的 DDR3 时序优化方案被团队复用至 3 个后续项目，平均节省调试时间 5 天。
研发流程规范化
推动建立 FPGA 代码评审与自动化回归规范，团队版本返工率下降 30%。
证书与认证
Xilinx FPGA 设计工程师认证 - Xilinx
2022年6月
证明 FPGA 设计与时序分析能力。
嵌入式系统设计师（软考中级） - 工业和信息化部
2021年11月
证明嵌入式系统设计能力。
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