半导体DFT测试工程师
半导体DFT测试工程师
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dft工程师
个人总结
4年DFT设计经验，专注于大规模SoC芯片的可测性设计，熟悉扫描链插入、ATPG、MBIST及边界扫描全流程。熟练使用Synopsys DFT Compiler、TetraMAX及Mentor Tessent工具，主导多款28nm及16nm芯片DFT实现，测试覆盖率稳定达98%以上。具备良好的跨部门协作能力，能够高效推进DFT方案落地与量产测试。
工作经历
上海芯源微电子有限公司
上海
集成电路设计国家级专精特新
DFT设计工程师
2022年7月 - 至今
ATPGMBIST
- 负责16nm SoC芯片DFT全流程设计，完成扫描链插入与ATPG向量生成，测试覆盖率从96.2%提升至98.5%。
- 主导MBIST方案实施，覆盖SRAM及寄存器堆共120个存储实例，测试时间缩短15%。
- 优化DFT脚本自动化流程，将向量生成周期由7天缩短至3天，提升团队交付效率。
上海华力集成电路制造有限公司
上海
半导体制造国有控股
DFT设计实习生
2021年7月 - 2022年6月
边界扫描时序收敛
- 参与28nm芯片可测性设计，完成边界扫描及扫描链插入，测试覆盖率提升至97.8%。
- 协助完成DFT时序收敛与功耗分析，推动芯片一次流片成功，良率提升3%。
项目经验
16nm车规级MCU芯片DFT设计
2023年3月 - 2024年12月
DFT设计负责人
- 负责16nm车规级MCU芯片DFT架构设计，完成全芯片扫描链插入与ATPG向量生成，覆盖率98.6%。
- 设计MBIST与边界扫描方案，通过AEC-Q100认证测试，测试成本降低10%。
荣誉奖项
复旦大学优秀学业奖学金（一等）
芯源微电子年度技术创新奖
证书与认证
集成电路测试工程师（中级） - 工业和信息化部
2023年6月
掌握数字集成电路测试与可测性设计方法。
集成电路设计工程师（中级） - 中国电子学会
2022年12月
具备Verilog设计及验证能力。
语言能力
英语（CET-6）可作为工作语言，能熟练阅读英文技术文档
教育背景
复旦大学
985211
微电子学与固体电子学 硕士
上海2019年9月 - 2022年6月
研究方向：数字集成电路可测性设计；参与国家自然科学基金项目1项。
电子科技大学
985双一流
集成电路设计与集成系统 本科
成都2015年9月 - 2019年6月
核心课程：数字电路、Verilog HDL、集成电路测试。
技能
扫描链插入与ATPG（DFT Compiler/TetraMAX）
MBIST与边界扫描（Tessent）
Verilog/SystemVerilog
Tcl/Python脚本自动化
芯片测试覆盖率分析与优化
DFT时序收敛与低功耗设计
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