模拟芯片DFT工程师简历模板

• 负责电源管理类模拟芯片DFT架构设计，完成ATPG与MBIST方案，覆盖率由92%提升至98.5%。
• 主导28nm BCD工艺芯片DFT实现与流片验证，测试向量压缩率提升35%，量产测试时间缩短18%。
• 搭建DFT自动化回归脚本，单次回归耗时由6小时降至1.5小时，支撑3个项目并行交付。

• 参与信号链芯片DFT设计，完成Boundary Scan与JTAG方案，通过IEEE 1149.1兼容性验证。
• 配合测试团队完成量产测试程序调试，首批良率由88%提升至95%，缩短量产导入周期2周。

• 制定DFT架构方案，完成ATPG、MBIST与扫描链插入，故障覆盖率达成98.2%，满足车规AEC-Q100要求。
• 优化测试模式功耗与测试时间，单颗测试成本降低约0.12元，年出货500万颗累计节约60万元。

• 通过测试向量压缩与多site并行测试方案，测试时间由1.8秒降至1.4秒，测试成本下降22%。
• 完成DFT时序收敛与IR-drop检查，流片一次成功，无DFT相关硅后问题。

研究方向：数字集成电路测试与可测性设计；核心课程：VLSI设计、数字系统测试、半导体器件物理。

主修数字电路、模拟电路、半导体物理，GPA 3.6/4.0。