DFT架构工程师简历模板

• 主导两款7nm/12nm SoC的DFT架构规划，制定扫描压缩与MBIST方案，测试覆盖率提升至98.5%。
• 搭建ATPG与诊断流程，将量产失效定位周期由2周缩短至3天，支撑客户快速闭环。
• 推动测试向量优化与多站点并行测试，单颗测试时间降低约18%，年测试成本节约超200万元。

• 负责28nm基带芯片DFT实现，完成扫描链插入与压缩配置，覆盖率由92%提升至97%。
• 参与MBIST与边界扫描方案设计，覆盖全部SRAM与IO接口，流片一次通过。

• 制定分层DFT架构与测试调度方案，覆盖CPU、GPU及车规安全逻辑，DPPM控制在50以内。
• 引入片上时钟控制与低功耗测试模式，测试功耗降低约25%，满足车规AEC-Q100要求。

• 设计MBIST与BISR修复架构，覆盖片上大容量SRAM，修复后良率提升约6个百分点。
• 完成诊断向量生成与失效分析流程，量产阶段存储器失效定位效率提升50%。

研究方向：数字集成电路测试与可测性设计。

主修数字电路、半导体物理与集成电路设计。