dft工程师
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dft设计工程师
教育背景
西安电子科技大学
211双一流
微电子学与固体电子学 硕士
西安2018年9月 - 2021年6月
研究方向为可测性设计，参与SoC测试结构相关课题。
西安电子科技大学
211双一流
集成电路设计与集成系统 本科
西安2014年9月 - 2018年6月
主修数字集成电路设计、数字系统与Verilog HDL。
技能
Scan/ATPG
MBIST
Boundary Scan
Tessent
DFT Compiler
Verilog/脚本
个人总结
3年DFT设计经验，熟悉Scan、MBIST、Boundary Scan及ATPG全流程，主导多款SoC芯片DFT实现与验证。熟练使用Tessent、DFT Compiler等工具，具备覆盖率提升与测试成本优化能力。曾将测试覆盖率提升至98%以上，量产测试成本降低15%。
工作经历
上海芯锐微电子有限公司
上海
集成电路设计SoC芯片
DFT设计工程师
2023年4月 - 至今
Scan/ATPGMBIST
- 负责两款28nm SoC芯片DFT实现，规划Scan/MBIST架构，测试覆盖率达98.5%。
- 优化ATPG测试向量与压缩方案，单颗芯片测试成本降低约15%。
- 协同后端与ATE团队完成流片后测试调试，量产良率稳定在95%以上。
上海华测集成电路有限公司
上海
芯片测试半导体
DFT助理工程师
2021年7月 - 2023年3月
Boundary ScanTessent
- 参与40nm SoC芯片DFT设计与验证，完成Scan插入与ATPG向量生成，覆盖率提升至97%。
- 搭建Boundary Scan测试方案，缩短板级测试调试周期约20%。
- 编写自动化脚本提升DFT回归效率，单轮验证时间由3天缩短至1天。
项目经验
28nm车规SoC DFT实现与量产导入
2024年1月 - 2025年6月
DFT负责人
- 主导28nm车规SoC的Scan与MBIST方案设计，覆盖率达成98.5%并满足AEC-Q100测试要求。
- 优化测试向量压缩比例至30倍，量产测试时间缩短约18%，年测试成本节省约80万元。
40nm消费类SoC DFT验证平台搭建
2022年3月 - 2023年12月
DFT设计工程师
- 完成40nm消费类SoC的Boundary Scan与ATPG验证，测试覆盖率达97%。
- 搭建DFT回归自动化流程，验证周期由3天压缩至1天，支撑项目按期流片。
证书与认证
集成电路测试工程师（中级） - 工业和信息化部
2024年6月
证明SoC可测性设计与ATPG流程能力。
数字IC设计工程师认证 - 中国电子学会
2022年12月
证明数字集成电路设计与验证能力。
荣誉奖项
公司年度技术突破奖
校级一等奖学金
集成电路创新创业大赛二等奖
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