数字芯片DFT工程师简历模板

• 负责28nm SoC芯片DFT架构设计与实现，完成Scan/MBIST/Boundary Scan全流程交付，测试覆盖率达98.5%。
• 优化扫描链压缩方案，将测试向量数量减少30%，量产测试时间缩短约20%。
• 主导DFT签核与ATE调试，配合测试团队完成首硅验证，良率爬坡周期缩短2周。

• 参与14nm基带芯片DFT设计，完成MBIST插入与验证，覆盖全部SRAM实例，测试覆盖率达97%。
• 编写DFT自动化脚本流程，将扫描链插入与验证时间从5天缩短至2天，提升团队效率60%。

• 主导DFT架构方案设计，完成Scan/MBIST/Boundary Scan/LBIST全流程实现，覆盖率98.2%。
• 建立DFT签核检查清单与自动化回归流程，将签核周期从3周压缩至1周。
• 配合ATE测试团队完成量产测试程序开发，测试成本降低约15%。

• 设计多电压域扫描链方案，解决低功耗设计下的DFT测试难题，覆盖率提升至97.5%。
• 完成TetraMAX ATPG向量生成与仿真验证，向量数量优化25%。

研究方向：数字集成电路设计与测试；核心课程：数字IC设计、可测性设计、VLSI测试。

GPA 3.6/4.0，专业排名前15%。