DFT失效分析工程师简历模板

• 负责28nm/40nm量产芯片DFT失效分析，年均处理失效样品300余颗，定位准确率提升至92%。
• 搭建扫描链诊断与ATE日志联合分析流程，将单颗失效定位周期由5天缩短至2天。
• 联合设计、工艺与测试团队推动良率提升，主导3个专项将测试良率提高3.2%。

• 负责封装后芯片ATE测试程序调试与失效复现，累计完成120余批次失效验证。
• 建立EFA/PFA送样与结果归档规范，样品周转效率提升约30%。
• 参与新产品导入测试方案评审，提前识别可测性风险12项并推动闭环。

• 针对扫描链良率异常建立诊断模型，结合ATE日志与版图信息定位到金属层短路根因。
• 推动工艺参数调整与测试向量优化，专项芯片良率由91.5%提升至94.7%。
• 输出失效分析报告与案例库，形成可复用的诊断流程文档5份。

• 分析车规产品早期失效数据，锁定ESD损伤与封装应力两类主要失效模式。
• 协同可靠性团队优化筛选条件，客户端DPPM由35降至12。

主修半导体器件物理、集成电路测试与可测性设计，GPA 3.6/4.0。