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SoC芯片DFT工程师
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个人总结
5年SoC芯片DFT设计经验，主导多款28nm/14nm量产芯片的DFT架构与实现，覆盖扫描链插入、ATPG、MBIST、边界扫描全流程。熟练使用Synopsys DFTMAX、TetraMAX与Mentor Tessent工具链，具备低功耗DFT与测试成本优化实战经验。曾将量产芯片测试覆盖率提升至98.5%以上，测试向量压缩率提升约40%。
工作经历
上海芯锐微电子有限公司
上海
集成电路设计车规芯片
SoC DFT工程师
2022年9月 - 至今
DFT架构ATPG
- 负责两款14nm车规SoC的DFT架构设计与实现，扫描链插入与ATPG覆盖率达98.6%，一次流片通过。
- 主导MBIST与边界扫描方案落地，测试时间缩短约25%，量产测试成本年降约120万元。
- 搭建Tcl/Perl自动化DFT流程，回归验证周期由5天压缩至2天，团队复用率提升明显。
苏州联芯半导体有限公司
苏州
集成电路设计消费电子
数字IC验证/DFT工程师
2020年7月 - 2022年8月
扫描链插入硅后调试
- 参与28nm消费类SoC的DFT实现，完成扫描链插入与压缩逻辑配置，覆盖率由92%提升至97.8%。
- 负责DFT模式仿真与硅后调试支持，定位并修复测试模式时序问题12项，良率爬坡周期缩短2周。
项目经验
14nm车规SoC DFT全流程实现
2024年3月 - 2024年5月
DFT负责人
- 主导DFT架构规划与扫描压缩方案选型，测试向量压缩率达40%，测试数据量显著下降。
- 完成MBIST、边界扫描与ATPG全流程签核，覆盖率98.6%，满足AEC-Q100车规测试要求。
低功耗DFT方案优化
2022年12月 - 2023年2月
核心成员
- 设计分域扫描与时钟门控测试策略，降低测试模式动态功耗约30%，避免过测试风险。
主要成就
测试覆盖率行业领先
主导芯片DFT覆盖率稳定达到98.5%以上，一次流片测试通过。
测试成本显著下降
通过向量压缩与流程自动化，量产测试成本年降超百万元。
流程自动化提效
自研DFT自动化脚本，回归周期缩短60%，已在团队推广使用。
证书与认证
集成电路工程技术人员（中级） - 工业和信息化部
2022年11月
证明集成电路设计与测试专业能力。
Synopsys DFT 技术认证 - Synopsys
2021年5月
证明DFT工具链实操与流程能力。
教育背景
电子科技大学
985211双一流
微电子学与固体电子学 硕士
成都2019年8月 - 2021年5月
研究方向：数字集成电路测试与可测性设计；主修数字IC设计、VLSI测试、EDA算法。
西安电子科技大学
211双一流
集成电路设计与集成系统 本科
西安2016年8月 - 2020年5月
相关课程：数字电路、半导体器件、Verilog HDL、集成电路测试。
技能
DFT架构与扫描链插入
ATPG与测试向量生成
MBIST/边界扫描
Synopsys DFTMAX/TetraMAX
Mentor Tessent
Tcl/Perl脚本自动化
荣誉奖项
校级优秀毕业生
全国大学生集成电路设计大赛二等奖
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