DFT测试方案设计工程师简历模板

• 负责两款14nm SoC的DFT架构与测试方案设计，ATPG覆盖率由92%提升至98.5%。
• 主导Scan压缩与MBIST方案落地，单颗芯片测试时间缩短约22%，年测试成本降低约180万元。
• 协同封装测试厂完成量产导入，首批良率稳定在98%以上，问题闭环周期缩短至3天。

• 承担28nm MCU芯片Scan插入与ATPG向量生成，覆盖率由88%提升至95%。
• 搭建Boundary Scan测试流程，板级互连测试覆盖率提升至99%，返修定位效率提升约30%。
• 编写DFT设计规范与检查清单，团队方案评审一次通过率提升至90%。

• 制定全芯片DFT测试方案，覆盖Scan、MBIST、LBIST与边界扫描，覆盖率达成98.5%。
• 优化测试模式与向量数量，测试向量规模减少约25%，量产测试时间下降约20%。
• 支撑AEC-Q100相关测试项验证，一次通过率100%。

• 设计低功耗模式下的测试访问机制，解决休眠态测试覆盖盲区，覆盖率提升7个百分点。
• 引入测试功耗分析流程，峰值测试功耗降低约15%，避免过测试损伤风险。

研究方向：数字集成电路可测性设计；核心课程：VLSI设计、数字系统测试。

主修数字电路、半导体物理与集成电路设计基础。