数字前端设计工程师
数字前端设计工程师
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存储芯片数字前端设计师
教育背景
西安电子科技大学
211双一流
微电子学与固体电子学 硕士
西安2017年9月 - 2020年6月
研究方向：高速接口电路与数字后端协同设计。
电子科技大学
985211
集成电路设计与集成系统 本科
成都2013年9月 - 2017年6月
相关课程：数字集成电路设计、Verilog HDL、半导体器件物理。
技能
Verilog/SystemVerilog RTL设计
DDR4/LPDDR5协议与控制器设计
VCS/Verdi仿真验证
Design Compiler综合与时序收敛
PrimeTime静态时序分析
低功耗设计（UPF/Clock Gating）
DFT（Scan/MBIST/Boundary Scan）
SpyGlass Lint/CDC检查
Python/Tcl脚本自动化
荣誉奖项
中国电子学会科学技术奖三等奖
校级优秀毕业生
个人总结
6年存储芯片数字前端设计经验，主导DDR4/LPDDR5控制器与PHY数字部分RTL设计及流片，熟悉DFT、低功耗与时序收敛全流程。熟练使用Verilog/SystemVerilog、VCS、DC、PT、SpyGlass，具备从规格到量产交付的完整能力。曾主导LPDDR5项目一次流片成功，功耗降低18%。
工作经历
上海兆芯集成电路有限公司
上海
集成电路设计存储芯片
数字前端设计工程师
2022年3月 - 至今
LPDDR5低功耗设计
- 负责LPDDR5控制器数字前端RTL设计与集成，完成协议层状态机与训练算法实现，一次流片成功。
- 主导低功耗方案落地，通过时钟门控与电源域划分使控制器动态功耗降低18%，满足客户规格。
- 搭建SpyGlass Lint/CDC检查流程，将跨时钟域问题在RTL阶段拦截率提升至95%以上。
西安紫光国芯半导体有限公司
西安
存储芯片Fabless
数字IC设计工程师
2020年7月 - 2022年2月
DDR4RTL设计
- 参与DDR4控制器RTL开发与模块级验证，完成读写通路与刷新逻辑，支撑产品按期量产。
- 配合后端完成时序收敛，修复关键路径违例30余处，使模块工作频率提升12%。
项目经验
LPDDR5存储控制器数字前端设计
2023年1月 - 2024年10月
数字前端负责人
- 负责控制器数字部分架构定义与RTL实现，覆盖命令调度、ECC与训练序列，流片后误码率优于规格要求。
- 联合验证团队完成覆盖率收敛，功能覆盖率达98%，项目较计划提前2周交付。
DDR4控制器DFT与可测性设计
2022年4月 - 2022年12月
DFT设计工程师
- 设计Scan与MBIST测试架构，测试覆盖率提升至96%，测试时间缩短15%。
- 编写Tcl自动化脚本生成测试向量，减少人工调试工作量约40%。
主要成就
LPDDR5项目一次流片成功
主导LPDDR5控制器数字前端设计并一次流片成功，支撑产品按计划进入量产。
功耗优化18%
通过时钟门控与电源域优化，控制器动态功耗降低18%，优于客户规格要求。
建立CDC检查流程
建立CDC检查流程，跨时钟域问题RTL阶段拦截率提升至95%以上。
证书与认证
集成电路设计工程师（中级） - 工业和信息化部
2021年6月
证明数字集成电路设计与验证能力。
大学英语六级（CET-6） - 教育部考试中心
2019年12月
证明英语技术文档阅读与沟通能力。
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