数字前端设计工程师
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通信芯片数字前端设计师
教育背景
西安电子科技大学
211双一流
微电子学与固体电子学 硕士
西安2018年9月 - 2021年6月
研究方向：数字集成电路设计与验证；主修数字IC设计、SoC架构、低功耗设计。
电子科技大学
985211
电子信息工程 本科
成都2014年9月 - 2018年6月
主修数字电路、通信原理、Verilog HDL设计。
技能
Verilog/SystemVerilog RTL设计
UVM验证方法学
DC/PT/SpyGlass综合与时序
低功耗设计与UPF
时钟复位与CDC架构
Python/Tcl脚本自动化
荣誉奖项
校优秀毕业生
全国大学生集成电路设计大赛二等奖
专利与论文
一种低功耗LDPC译码器电路结构
第一发明人
2023年1月 - 2023年9月
- 发明专利已受理，申请号2023XXXXXXX。
个人总结
5年通信芯片数字前端设计经验，主导5G基带与以太网MAC的RTL设计与流片验证，熟悉低功耗与时钟复位架构。熟练使用Verilog/SystemVerilog、UVM与DC/PT/SpyGlass流程，具备28nm至7nm项目量产经验。曾将模块功耗降低18%，一次流片成功率100%。
工作经历
紫光展锐（上海）科技有限公司
上海
通信芯片集成电路设计
数字前端设计工程师
2021年7月 - 至今
RTL设计低功耗设计
- 负责5G基带物理层信道编码模块RTL设计，完成LDPC译码器优化，面积缩减12%。
- 主导模块级UVM验证环境搭建，覆盖率提升至98%，一次流片成功。
- 推动低功耗方案落地，模块动态功耗降低18%，满足量产指标。
上海矽昌通信技术有限公司
上海
以太网芯片Fabless
数字IC设计实习生
2020年7月 - 2021年6月
Verilog综合时序
- 参与千兆以太网MAC控制器RTL开发，完成CDC检查与综合时序收敛。
- 编写Tcl自动化脚本，将回归验证周期从3天缩短至1天。
项目经验
5G基带LDPC译码器数字前端设计
2022年3月 - 2023年8月
数字前端负责人
- 完成译码器架构选型与RTL实现，吞吐率满足3GPP标准要求。
- 联合后端完成时序收敛，7nm工艺下主频达1.2GHz。
千兆以太网MAC控制器开发
2020年7月 - 2021年6月
RTL设计工程师
- 实现MAC收发数据通路与流量控制，通过FPGA原型验证。
- 修复跨时钟域问题15处，模块验证覆盖率提升至95%。
研究经历
低功耗数字电路设计方法研究/研究助理
西安
微电子学院
2019年9月 - 2021年6月
- 研究低功耗异步电路设计方法，发表中文核心期刊论文1篇。
- 搭建FPGA验证平台，完成算法硬件加速验证。
其他信息
到岗时间:
离职后一周内到岗，可接受短期出差。
语言与技能:
CET-6，可阅读英文芯片手册与技术文档。
证书与认证
集成电路设计工程师（中级） - 工业和信息化部
2022年6月
证明数字集成电路设计与验证能力。
嵌入式系统设计师 - 中国电子学会
2021年12月
证明嵌入式系统开发基础能力。
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