数字前端设计工程师
数字前端设计工程师
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汽车芯片数字前端设计师
教育背景
西安电子科技大学
211双一流
微电子学与固体电子学 硕士
西安2016年9月 - 2019年6月
研究方向：数字集成电路设计；主修数字IC设计、SoC架构、低功耗设计。
西安电子科技大学
211双一流
集成电路设计与集成系统 本科
西安2012年9月 - 2016年6月
GPA 3.7/4.0，专业前10%。
技能
Verilog/SystemVerilog RTL设计
UVM验证与覆盖率收敛
低功耗设计（UPF/Clock Gating）
综合与时序收敛（DC/PT）
ISO 26262功能安全流程
AMBA总线与车规接口（CAN/LIN）
荣誉奖项
中国研究生电子设计竞赛 全国二等奖
校级优秀毕业生
个人总结
6年汽车芯片数字前端设计经验，主导车规MCU与SoC模块从RTL到GDS交付，熟悉ISO 26262功能安全流程。精通Verilog/SystemVerilog与UVM验证，具备低功耗设计与时序收敛实战能力。曾主导网关芯片CAN模块流片，一次通过AEC-Q100 Grade 1验证。
工作经历
上海芯驰半导体科技有限公司
上海
车规芯片Fabless
数字前端设计工程师
2022年9月 - 至今
RTL设计功能安全
- 负责车规网关SoC中CAN/LIN控制器模块RTL设计与集成，模块面积优化12%，支撑项目按期流片。
- 主导模块级UVM验证环境搭建，功能覆盖率由85%提升至99.5%，流片后零功能缺陷。
- 参与ISO 26262 ASIL-B安全机制设计与FMEDA分析，安全文档一次通过第三方审核。
联发科（上海）有限公司
上海
SoC设计消费电子
数字IC设计工程师
2020年7月 - 2022年8月
低功耗设计时序收敛
- 承担手机SoC外设子系统RTL开发与集成，完成3个IP模块交付，均按时通过集成验证。
- 优化时钟门控与电源域划分方案，模块动态功耗降低约18%，获团队季度优秀贡献奖。
项目经验
车规级网关SoC CAN FD控制器模块
2024年3月 - 2024年5月
数字前端负责人
- 完成CAN FD协议控制器RTL设计与AMBA AHB接口集成，支持5Mbps数据段速率，通过一致性测试。
- 搭建UVM验证平台并完成回归收敛，覆盖率达99.5%，助力芯片一次流片成功并通过AEC-Q100 Grade 1认证。
车身控制MCU低功耗子系统设计
2022年12月 - 2023年2月
核心设计工程师
- 设计多电源域与时钟门控方案，休眠电流由15μA降至6μA，满足整车静态功耗要求。
- 完成UPF低功耗意图编写与CLP检查，问题闭环率100%，缩短后端交付周期约2周。
主要成就
芯片一次流片成功
主导CAN FD控制器模块设计验证，网关SoC一次流片成功并通过车规认证。
功能安全审核通过
ASIL-B安全机制设计与FMEDA分析获第三方审核一次通过。
功耗显著优化
低功耗方案使模块动态功耗降低18%、休眠电流降低60%。
证书与认证
注册功能安全工程师（FSCAE） - 中国汽车工程学会
2023年9月
证明ISO 26262功能安全开发与流程能力。
集成电路设计工程师（中级） - 工业和信息化部
2020年12月
证明数字集成电路设计专业能力。
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