数字前端设计工程师简历模板

• 负责车规MCU中DDR控制器子系统RTL设计与集成，完成Lint/CDC/综合全流程，模块一次流片成功。
• 主导低功耗方案落地，引入时钟门控与电源域划分，使子系统动态功耗降低约18%。
• 与验证、后端团队协同完成时序收敛，将关键路径违例从120条降至0条，按期交付量产版本。

• 参与PCIe 3.0控制器数据通路RTL开发，完成协议层模块设计与仿真，覆盖率提升至95%以上。
• 搭建基于UVM的模块级验证环境，定位并修复20余个功能缺陷，缩短回归周期约30%。

• 完成DDR4控制器PHY接口与调度模块RTL设计，支持1600Mbps速率，通过DFT与后仿验证。
• 优化命令调度算法，读写带宽利用率提升约15%，满足车规AEC-Q100可靠性要求。

• 重构数据通路流水线并加入门控时钟，模块功耗降低约20%，面积增加控制在3%以内。
• 配合后端完成时序与功耗签核，项目按期流片并一次点亮。

研究方向：数字集成电路设计；核心课程：数字IC设计、Verilog HDL、计算机体系结构。

GPA 3.6/4.0，专业排名前15%。