数字芯片前端设计工程师简历模板

• 负责基带SoC中AXI总线互联与DMA子系统RTL设计，完成模块级验证覆盖率98%以上。
• 主导低功耗时钟门控与电源域划分方案，芯片动态功耗降低约18%，一次流片成功。
• 牵头时序收敛与跨时钟域检查，将模块级建立时间违例从120条降至个位数。

• 完成图像处理IP的RTL编码与综合，面积较初版优化12%，满足28nm工艺约束。
• 搭建UVM验证环境并编写测试用例，模块功能覆盖率提升至95%，回归测试周期缩短30%。

• 负责电源管理子系统RTL设计与集成，支持多电压域动态切换，待机功耗降低25%。
• 完成SpyGlass低功耗规则检查与CDC签核，问题闭环率100%，保障按期流片。

• 独立完成图像缩放与去噪模块RTL设计，综合后频率达600MHz，满足规格要求。
• 配合后端完成时序收敛，建立时间余量提升0.15ns，模块一次签核通过。

研究方向为数字集成电路设计，主修VLSI设计、数字信号处理、计算机体系结构。

专业排名前15%，系统学习数字电路、模拟电路与半导体物理。