大规模集成电路数字后端工程师简历模板

• 负责7nm车规级SoC芯片CPU子系统后端实现，完成布局布线、时钟树综合与时序收敛，模块规模约1200万门。
• 主导功耗优化专项，通过多阈值电压替换与时钟门控优化，动态功耗降低18%，满足车规低功耗指标。
• 完成IR-Drop、EM及物理验证签核，推动两颗芯片一次流片成功，良率达标。

• 承担16nm通信基带芯片数字后端实现，负责模块级布局布线与时序修复，按期交付3个模块。
• 搭建自动化时序报告与签核脚本流程，将每周时序分析耗时从8小时压缩至2小时，效率提升75%。
• 配合前端完成ECO收敛，累计修复时序违例路径2000余条，保障项目节点按时达成。

• 负责CPU集群与总线子系统从网表到GDSII全流程实现，完成时钟树综合与多角多模式时序签核。
• 通过拥塞优化与宏单元布局调整，布线拥塞率下降25%，时序收敛周期缩短30%。
• 项目一次流片成功，芯片通过AEC-Q100车规认证，已量产上车。

• 独立完成基带处理模块布局布线、时序优化与功耗分析，模块规模约500万门。
• 优化电源规划与IR-Drop，压降改善12%，满足签核标准并按时交付。

研究方向：数字集成电路物理设计；主修课程：超大规模集成电路设计、半导体器件物理。

主修课程：数字电路、模拟电路、半导体物理。