大规模集成电路数字后端工程师
大规模集成电路数字后端工程师
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高性能数字后端工程师
教育背景
西安电子科技大学
211双一流
微电子学与固体电子学 硕士
西安2017年9月 - 2020年6月
研究方向：数字集成电路物理设计与时序优化。
电子科技大学
985211
电子科学与技术 本科
成都2013年9月 - 2017年6月
主修课程：数字电路、半导体物理、VLSI设计基础。
技能
Innovus / ICC2 物理实现
PrimeTime 时序签核
Redhawk / Voltus 功耗与IR分析
Tcl / Python 流程自动化
低功耗设计（UPF/CPF）
7nm/5nm 先进工艺
荣誉奖项
校级优秀毕业生
全国大学生集成电路设计大赛二等奖
个人总结
6年高性能数字后端设计经验，主导7nm/5nm高性能CPU与AI加速器物理实现，熟悉从RTL到GDSII全流程。精通Innovus、PrimeTime、Redhawk等工具，擅长时序收敛、低功耗与IR-Drop优化。主导多颗芯片一次流片成功，最高主频达3.2GHz。
工作经历
上海芯擎半导体有限公司
上海
芯片设计高性能计算
高级数字后端工程师
2022年4月 - 至今
物理实现时序收敛
- 负责7nm高性能CPU核物理实现，主导布局布线与时序收敛，单核主频达3.2GHz，满足签核标准。
- 优化时钟树与电源网络，将动态IR-Drop降低18%，芯片整体功耗下降约12%。
- 搭建Tcl自动化流程，将后端迭代周期由5天缩短至2天，团队交付效率提升60%。
上海矽睿微电子有限公司
上海
集成电路AI芯片
数字后端工程师
2020年7月 - 2022年3月
布局布线功耗优化
- 承担28nm AI加速器模块后端设计，完成从网表到GDSII全流程，一次流片成功。
- 主导时序与功耗签核，修复关键路径违例300余条，芯片面积缩减8%。
项目经验
7nm高性能CPU核物理实现
2022年6月 - 2024年6月
后端负责人
- 负责顶层布局规划与电源网络设计，完成全芯片时序收敛，主频达3.2GHz。
- 通过多电压域与时钟门控优化，整体功耗降低15%，一次流片成功。
28nm AI加速器后端设计
2020年8月 - 2021年12月
核心后端工程师
- 完成28nm AI加速器模块布局布线与时序优化，面积缩减8%。
- 主导IR-Drop与EM分析，修复高风险违例，保障流片签核通过。
主要成就
流片一次成功
主导的两颗芯片均一次流片成功，无后端相关硅后问题。
流程自动化提效
搭建自动化后端流程，团队迭代效率提升60%。
年度技术创新奖
获公司年度技术创新奖，表彰主频与功耗优化成果。
证书与认证
集成电路版图设计工程师（中级） - 工业和信息化部
2023年6月
证明集成电路版图与物理设计专业能力。
数字集成电路设计工程师认证 - 中国电子学会
2021年12月
证明数字集成电路设计与验证综合能力。
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