数字后端物理设计工程师简历模板

• 负责16nm车载SoC主控模块物理实现，完成布局布线至签核全流程，模块面积较初版缩减12%。
• 主导多电压域低功耗方案落地，优化电源网络与时钟树，动态功耗降低约18%。
• 搭建自动化时序收敛脚本流程，将迭代周期由5天缩短至3.5天，支撑3次流片按期交付。

• 承担28nm通信基带芯片模块级布局布线，完成DRC/LVS/ANT全项签核，一次通过率100%。
• 负责静态时序分析与修复，建立跨时钟域约束检查清单，时序违例数量下降40%。
• 参与功耗分析与IR-Drop优化，协助团队完成首轮流片并顺利回片点亮。

• 负责核心计算簇的Floorplan与Placement策略制定，利用率提升至78%同时保持布线可收敛。
• 主导CTS与Hold修复方案，全芯片建立时间余量提升至120ps，满足签核标准。
• 协同前端与DFT团队完成ECO收敛，项目提前两周交付GDSII。

• 完成电源域划分与UPF落地，实现关断域漏电降低约35%。
• 负责Level Shifter与Isolation单元插入检查，消除跨域违例问题20余处。

研究方向：数字集成电路物理设计与低功耗实现。

主修课程：数字集成电路设计、半导体器件物理、EDA技术。