芯片数字后端工程师简历模板

• 负责7nm车规SoC顶层物理实现，完成布局布线与时序收敛，频率提升12%并按时交付流片。
• 主导时钟树综合与低功耗设计优化，动态功耗降低15%，面积缩减8%。
• 搭建自动化签核流程，将DRC/LVS收敛周期由3周缩短至1周，提升团队交付效率。

• 承担12nm通信芯片模块级后端实现，完成从网表到GDSII全流程，一次流片成功。
• 优化电源规划与IR Drop，压降改善20%，保障芯片稳定工作。
• 配合前端完成时序违例修复，建立时序签核规范，模块收敛效率提升30%。

• 负责顶层布局规划与电源网络设计，完成多电压域低功耗实现，满足车规可靠性要求。
• 主导时序与信号完整性签核，建立自动化流程，将签核周期缩短40%，一次流片成功。

• 完成模块级布局布线与时钟树综合，时序收敛达标率100%，面积利用率提升至85%。
• 通过IR Drop优化与DRC修复，将物理验证问题减少60%，保障项目按期交付。

研究方向：数字集成电路物理设计；核心课程：VLSI设计、半导体器件、EDA技术。

主修数字电路、模拟电路与半导体物理，GPA 3.6/4.0。