数字后端开发工程师简历模板

• 负责28nm SoC主控模块物理实现，完成布局布线至签核全流程，时序收敛周期缩短20%。
• 主导低功耗设计优化，采用多电压域与时钟门控方案，模块动态功耗降低12%。
• 建立DRC/LVS自动化检查脚本，问题定位效率提升约30%，保障三次流片零返工。

• 承担14nm IP模块布局布线与CTS工作，单模块面积利用率提升至78%，满足项目节点。
• 配合前端完成时序违例分析与修复，建立约束检查清单，签核通过率提升至95%以上。

• 统筹全芯片布局规划与电源网络设计，IR Drop控制在规格5%以内，一次流片成功。
• 主导时序与功耗联合优化，核心频率由800MHz提升至920MHz，满足客户性能指标。

• 完成高速SerDes模块布线与时钟树综合，建立时序收敛流程，迭代周期缩短25%。
• 协同DFT团队完成扫描链插入后的时序修复，测试覆盖率与签核质量同步达标。

主修数字集成电路设计、半导体物理、EDA技术等课程，GPA 3.6/4.0。