数字后端物理验证工程师简历模板

• 负责14nm/7nm SoC芯片物理验证，完成DRC/LVS/ERC全流程签核，累计交付6颗芯片零漏检。
• 开发Calibre验证规则脚本，将全芯片验证周期从5天缩短至2.5天，效率提升50%。
• 主导Antenna/ESD检查流程优化，提前识别并修复200+处潜在违例，降低流片风险。

• 承担28nm模拟及混合信号芯片DRC/LVS验证，完成3款量产芯片验证交付。
• 建立版图验证检查清单与自动化脚本，将人工复检时间减少40%。

• 主导7nm SoC全芯片DRC/LVS/ERC验证，搭建Calibre分布式验证环境，签核周期缩短30%。
• 针对先进工艺密度规则开发自动化修复脚本，解决1200+处密度违例，确保Tapeout按时交付。

• 优化Calibre LVS流程，引入分层验证方法，将全芯片验证时间由3天压缩至1.5天。
• 建立ERC检查自动化报告平台，减少人工分析时间50%，累计发现并修复50+处ESD隐患。

主修课程：集成电路设计、半导体物理、数字集成电路、版图设计。